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JPH07120671B2 - 絶縁ゲ−ト電界効果トランジスタの製造方法 - Google Patents
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JPH07120671B2 - 絶縁ゲ−ト電界効果トランジスタの製造方法 - Google Patents

絶縁ゲ−ト電界効果トランジスタの製造方法

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JPH07120671B2
JPH07120671B2 JP62194550A JP19455087A JPH07120671B2 JP H07120671 B2 JPH07120671 B2 JP H07120671B2 JP 62194550 A JP62194550 A JP 62194550A JP 19455087 A JP19455087 A JP 19455087A JP H07120671 B2 JPH07120671 B2 JP H07120671B2
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Description

【発明の詳細な説明】 本発明は絶縁ゲート電界効果トランジスタ（以下場合に
よりIGFETと略称する）の製造方法に関するものであ
り、とくに高周波パワー（出力）用のくし形垂直DMOSト
ランジスタの如きIGFETの製造方法に関するものであ
る。
従来既知の如く、IGFETにはいわゆる垂直形状が用いら
れ、この場合ソース及びドレイン電極は半導体本体の相
対向する反対側の各主表面上に配置される。なおゲート
及びチャネル領域は上記主表面の１つの側方またはこれ
と水平に延長される。従来この技術分野において、DMOS
技術は、異なる不純物の二重側方拡散によってチャネル
長が正確に画定されるIGFETに適用できることが知られ
ており、これは短いチャネル長を正確に規定して製造で
きるので、高周波用に特に有利なものである。
絶縁ゲート電界効果トランジスタの既知の製造方法で
は、半導体本体の１主表面上の絶縁層上にゲート層を設
け、このゲート層に複数個の規則正しく配列した開口を
設け、次で半導体本体内に不純物を注入して本体内に複
数個のソース領域を形成し、これらの各ソース領域はゲ
ート層の対応開口の内側に位置し、かつ反対導電型の対
応の本体領域内に位置する如くし、かつ各本体領域の一
部が対応のゲート層の下側に位置する如くし、これによ
って対応のソース領域とドレイン領域または対応の１導
電型の各ドレイン領域間に延長される各チャネル領域が
形成される如くし、さらに各ソース領域を対応の本体領
域に短絡接続する。
例えばEP−Ａ−67475（ヨーロッパ特許第67475号）によ
って提案された既知の製造方法においては、前もって画
成されたゲート層をマスクとして使用して半導体本体の
表面上の熱成長酸化物層を通じ反対導電型を形成する適
当な不純物のインプランテーションによってソース及び
本体領域を形成する。適当な不純物のインプランテーシ
ヨンによって本体領域を形成した後、ゲート層の開口内
の酸化物層の表面を適当なレジストのパターンでマスク
し、然る後ゲート領域形成のための第２インプランテー
ション工程を行う。このレジストのマスクは充分な厚さ
とし、次の第２インプランテーション工程中においても
下側領域をマスクする如くし、第２インプランテーショ
ン後にソース領域を形成し、ソース領域及び本体領域の
両方共が、ゲート層の各開口内で半導体本体の表面と一
致するか、あるいは表面に迄到達する如くする。次で各
ゲート層の開口内の酸化物内に対応の接触窓を開口さ
せ、この接触窓内に後にソースの金属化（メラライゼー
ション）のための蒸着を行う際ソースと本体領域が短絡
される如くし、とくに高周波動作において要求される如
くIGFET内の寄生バイポーラ作用を防止するようにす
る。
上述の如く既知の製造方法は種々の欠点を有している。
とくにソース領域を形成するために必要とされる高度の
インプランテーション工程によって表面上のレジストが
焼損することがあり、この場合レジストの除去が困難と
なる。さらに、既知の方法は、ソースの金属化によって
短絡すべきソース及び本体領域の面積を定めるに使用す
るレジストマスクの極めて精密な位置決め整合に大きく
依存している。さらに接触窓とレジストパターンの間の
整合ずれ（ミスアライメント）が起こり易く、例えば接
触窓が本体領域の露出表面部に対し側方に移動して位置
したり、一連の交互に位置する本体とソース領域とが接
触窓に対し斜め方向となることがある。このような不整
合によって、量産性ある動作特性をもって多量の装置を
製造することが困難であった。これはこのような不整合
が生ずると、ソース抵抗がソース領域中において変化す
るからである。とくにIGFETを電流ソースモードとして
使用し、ソース抵抗によって帰還を行わしめるときはこ
れはとくに問題を生ずる。その理由は装置の利得に影響
が生じ、かつ各装置間でソース抵抗が変化し、これによ
り対応の利得変動を生ずるためである。
上述のような不整合は品質の変動を生じ、また本体領域
の接触抵抗の変動を来すため、信頼性ある接触を得るた
めには本体領域の露出表面を大とするを要し、このため
装置の全体寸法が大きくなる欠点を有する。また高周波
用で金接点を使用する必要があるときは、本体領域の表
面にドーピングを行う必要があるが、このドーピングの
ために追加のマスク及びインプランテーシン工程を必要
とし、このため余分な整合許容誤差の問題を生ずる。こ
のような追加のドーピング工程を必要とすることは上述
の如くの既知の製造方法では本体領域の寸法がその表面
の表面積を増加させ、ソースに金属化工程を行うために
蒸着する本体領域部分の面積を大にする必要があること
を意味する。この面積の増加は装置の全体寸法を増加さ
せ、また寄生容量の問題を生じる。
EP−Ａ−38994においてはソース領域をこれを囲む本体
領域に短絡接続する方法を述べており、これにおいては
接触窓により露出されている全表面を不純物注入に対し
露出してこの露出表面に高度にドープしたn+型補助領域
を形成し、次いで接触用開口をフォトリトグラフィー及
びエッチング技術を用い露出表面を通じて行い、ソース
領域や短絡すべき本体領域を露出させ、この露出した本
体領域は、高度にドープした補助領域により完全に囲ま
れるようにする。このEP−Ａ−38994に開示された方法
はフォトレジストマスクを設ける前に高度にドープした
補助領域を形成するため、不純物をインプランテーショ
ンにより設けるので、表面上のレジスト材料の焼損は避
けられるが、この方法では依然として酸化層内に開口し
ている接触窓とフォトレジストマスクとの正確な整合を
必要とし、上述の如く本体領域の露出表面が接触窓と不
整合となるミアアラインメントの起こる可能性が多い。
EP−Ａ−150365も同様にソース領域をこれを囲む本体領
域に短絡接続する方法を述べている。これにおいては、
ソース領域の表面のドープ率を増加させ、次に行う金属
化工程において良好な接触を形成するようにしている。
この開示内容においては、ソース領域の上側の酸化物層
は、フォトレジスト層内の窓を通じ単方性（アイソトロ
ピカル）に湿潤（ウエット）エッチングを加え、酸化層
がアンダーエッチングを加えられるようにし、これにお
ける接触窓は酸化層内に開口されたフォトレジスト内の
窓よりも大である。同じフォトレジストマスクを用い、
開口をエッチングにより設け、かつ異方性プラズマエッ
チング技術を用いソース領域を通じて本体領域を露出さ
せる。次いで本体領域の露出表面のドープ率をまだ残っ
ているフォトレジストマスクを用いてイオンインプラン
テーションにより増加させ、フォトレジストマスクの除
去後にソースの金属部分を蒸着してソース領域をこれを
囲む本体領域に短絡接続させる。このEP−Ａ−150365に
記載された方法によっても接触窓の形成とその後におけ
るソース領域のエッチング除去によって、これを包囲す
る本体領域を露出する工程において、同じフォトレジス
トの窓（ウインドウ）を使用するので、不整合（ミスア
ラインメント）の問題はある程度解決されるが、この方
法に必ず伴って生じるアンダーエッチング現象はこれを
制御するのが困難であり、さらにまた本体領域の露出表
面におけるドーピング増加のための不純物導入によって
表面上のフォトレジストの焼損が生じ、このフォトレジ
ストの除去を困難とする。
本発明による絶縁ゲート電界効果トランジスタの製造方
法では、半導体本体の１表面上の絶縁層上に導電ゲート
層を設け、導電ゲート領域を有する絶縁ゲート構造を形
成する工程と、半導体本体内に不純物を導入し、１導電
型のソース領域を反対導電型の本体領域内に形成し、こ
の本体領域の一部によりゲート領域の下側のチャネル領
域を形成する工程と、半導体本体の表面上に絶縁材料を
成長させ前記絶縁ゲート構造を被覆する工程と、前記半
導体本体の前記１表面上の絶縁層内に接触窓を開口させ
てソース領域の表面を露出させることによりソース領域
を本体領域に短絡させる工程と、該ソース領域の表面を
覆うマスク領域を設け露出したソース領域の面積部分を
残す工程と、前記露出したソース領域の面積部分をエッ
チング除去し下側にある本体領域の１つまたは複数の面
積部分を露出させる工程と、前記マスク領域を除去し接
触窓内に金属化工程を加え本体領域の露出面積部分をソ
ース領域に短絡接続させる工程を具えてなる絶縁ゲート
電界効果トランジスタの製造方法において、ソース領域
の表面を覆うマスク領域を設け、該マスク領域が一方向
で前記接触窓を完全に横切って延長される如くし、これ
によってソース領域の前記露出面積部分はその周縁が部
分的に前記接触窓で画成され、かつ部分的に該マスク領
域によって画成される如くすることを特徴とする。
以上の如く本発明方法によるときは半導体の本体領域の
露出面積部分は自動的に接触窓と位置決め整合されるの
で、少なくとも上述の如き既知の製造方法における整合
の問題は回避でき、半導体装置をより量産性ある特性を
もって製造できる。
また本発明の実施例では半導体本体の表面に向かって異
方的に絶縁材料にエッチングを加えることによって接触
窓を開口させ、これによって絶縁ゲート構造の縁部に絶
縁材料が残存し、接触窓を画成する如くしたことを特徴
とする。
マスク領域形成工程は、それぞれ接触窓を完全に横切っ
て延びる複数個のマスク領域を設け、これによって複数
個のソース領域の露出領域を画成し、各露出領域は部分
的に接触窓により画成され、部分的に１またはそれ以上
のマスク領域によって画成される周縁を有する如くす
る。
接触窓開口工程は、細長い接触窓を開口させ、絶縁層上
に各マスク領域を設け、接触窓の幅を完全に横切るよう
にするが、接触窓の長さ方向はその一部のみに延長され
る如くすることを含む。一般にマスク領域を設ける工程
は、互いにほぼ平行な複数個のマスク領域を設ける工程
を含み、これらマスク領域は接触窓を完全に横切って延
長されるが接触窓の長さ方向において離隔される如く
し、これによって接触窓内にソース領域の複数個の離隔
している露出領域が形成される如くする。
各マスク領域はこれを正方形とでき、対応の接触窓を一
方向において完全に横切るが、これと直角方向では接触
窓の一部のみを横切り、この直角方向の隣接マスク領域
との間の開口はこの方向の接触窓の横幅の少なくとも２
〜３倍の大きさとする。
好都合にはマスク領域はソース領域の各露出面積がマス
ク層でカバーされたソース領域の面積と等しくなるよう
にする。
各マスク領域はマスク層内に形成した開口によって画成
される如くし、これら各開口の幅を接触窓の幅よりも大
とするか、接触窓を横切って延びる１つ又は対応のスト
リップによって画成される如くする。ここにおいて接触
窓を横切る方向のマスク領域の寸法とこれらのマスク領
域間の間隔を充分大としてマスク領域が接触窓のマスク
すべき個所では窓を完全に横切って延長される如くし、
またマスクすべきでない個所では不整合誤差をも考慮に
入れてもここに延長されないようにすることが重要であ
る。好適な配置例として、接触窓を横切って１つ以上の
ストリップ状マスク領域を延長すると特に有利である。
これによるとマスク領域と接触窓の間に側方でかなりの
不整合があっても露出領域の位置に悪影響を及ぼさな
い。
さらに本発明方法では本体領域の下側面積部分が露出す
るまでエッチングを行い、しかもマスク領域が除去され
る前に、接触窓を通じて反対導電型の他の不純物を導入
し、接触窓内に金属化部分を設ける前に露出された本体
領域の表面の不純物ドーピングを増加させるようにす
る。
金属化工程は接触窓内に金を蒸着することによって行わ
れる。上述の如く既に存している接触窓とマスク領域を
介し他の不純物を導入して本体の表面領域の表面ドーパ
ント（不純物）濃度を増加させると、既知の方法の如く
余分な整合誤差の問題を引き起こすことなく金接点を使
用しうる。
本発明の実施例では、ゲート領域の２つの対向する側面
のそれぞれにおける対応の本体領域内にそれぞれソース
領域を形成するため、半導体本体内に不純物を導入し、
各本体領域の部分が対応のゲート領域の側面の下側に位
置する対応のチャネル領域を形成する如くし、かつ各ソ
ース領域を対応の本体領域に短絡接続し、各ソース領域
の上側に対応の接触窓を開口させる。
一般に２つの接触窓を同じ方法で同寸法に形成し、マス
ク領域を接触窓（及び中間のゲート領域上）を完全に横
切って延長するようにする。
以下図面により本発明を説明する。
図面において、図示を明瞭とするため、第1,3a〜3d図、
および第４図にはハッチを設けてなく、また各図は実際
の縮尺を示すものでなく、とくに厚さは図示の説明上誇
張して示してある。
第１図及び第２図は本発明の方法によって製造したIGFE
Tを示す。図示のIGFETは、例えばUHF周波数、すなわち
約1GHz（ギガヘルツ）に使用するに適した高周波用くし
形垂直DMOSTである。このDMOSTは、第１図に示すように
IGFETのソース領域２及びドレイン領域３が半導体本体
１の２つの相対向する主表面４及び５にそれぞれ設けら
れており、そのため装置の動作中電流は２つの対向主表
面４及び５の間に垂直に流れるので垂直構造を有してい
ると云える。IGFETのゲート層６はIGFETのチャネル領域
８の上側に位置する各ゲートフィンガ７によって形成さ
れ、これらのゲートフィンガ７はこれらを横切って延び
るブスバー（母線）９によって互いに接続される。この
IGFETは、ゲートフィンガ７がフィンガ状に構成される
ソース領域２と互いに交錯しているためくし形構造と称
される。第２図に示す如く、IGFETを高周波用に使用す
る場合は、ゲートとドレイン間の帰還容量を減少させる
ため、ゲートフィンガ７の中心部を設けないか、または
これを設けた後除去する。
隣接するソース及びドレイン領域２及び３の各対と、対
応のチャネル領域８と、その上側に位置するゲートフィ
ンガ７とがIGFETのほぼ矩形状の１つのセルを形成す
る。第１図及び第２図には示していないが、IGFETは通
常数百個のこの種セルにより構成される。
第１図及び第２図に示したIGFETの本発明による製造方
法を第3a図ないし第3d図を参照し説明し、ここにおいて
IGFETの他の特徴も明らかにする。
半導体本体１はn+導電型の基板10を有し、その上に抵抗
率のより大きなｎ導電型のエピタキシャル層11をエピタ
キシャル成長させる。典型的にはこの基板10の抵抗率は
10-3Ωcmで、厚さ250μｍであり、一方エピタキシャル
層11は抵抗率１Ωcmで厚さ８μｍである。
エピタキシャル層11の表面４上に通常の熱酸化技術で酸
化物層12（第3a図）を成長させ、多結晶珪素のゲート層
６をこの酸化物層12上堆積させる。既知のマスク及びエ
ッチング技術を用いゲート層６の不所望部分を除去し、
ブスバー（母線）９によって接続されたゲートフィンガ
７（第２図）を形成する。かくすることによりゲート層
６はメッシュ状の構造を有し、正方形のアレイとして配
列された正方形の開口6aを画成する。この段階ではゲー
トフィンガ７の中央部は除去しない。
ゲート層６は、ドープした多結晶珪素層として堆積させ
るか、またはEP−Ａ−67475（ヨーロッパ特許−67475）
号に記載されたような方法によってゲートフィンガを形
成する。
EP−Ａ−67475に記載された方法においては、酸化物層
上に比較的に高い抵抗率、例えば105Ωcmを有する多結
晶珪素層を堆積させ、次いで窒化珪素層（図示せず）及
び窒化珪素マスク層13をその上に堆積させる。次いでマ
スク層を設けた状態の多結晶珪素層をエッチングにより
除去し、ゲート層の正方形メッシュ形状の所望形状が残
るようにする。ほう素（ボロン）の如きドーピング元素
を残りのゲート層の露出縁部より拡散させ、比較的に抵
抗率の低いゲートストリップ（図示せず）を形成させ、
このストリップ正方形メッシュ形状の両縁部に平行に延
長されるようにする。EP−Ａ−67475に記載されている
ようにブスバー９も同様な方法で形成し、後にその上側
には例えばアルミニウムの如き金属ストリップを設け、
ブスバー（母線）の抵抗率を低下させる。この方法を使
用するとゲートフィンガの中央部として残る中央の部分
は比較的高い抵抗率の材料で構成でき、これは高度にド
ープしうたゲートストリップとドレイン間に反結合を設
けるのに有効である。
ゲートフィンガ及びブスバーの形成に使用するゲート層
７は、ドープ多結晶珪素層で形成する必要はなく、任意
の導伝率を有する材料、例えば金属珪化物または多結晶
珪素と金属珪化物の複合材料で形成できる。
さらに第3a図を参照して説明すると、ゲートフィンガ７
の上にマスク層13が残存している状態でほう素（Ｂ）イ
オンを例えば1013cm-2のドーズ率及び150keVのエネルギ
ーをもってインプランテーションし、その後1050℃で30
分間温度を保つ（ドライブイン）ことによって、層３内
にｐ型本体領域14を形成する。このｐ型本体領域14は最
終のIGFETのチャネル領域８を構成するゲートフィンガ
の下側に位置する。同じゲート層６を通ずる第２インプ
ランテーション工程においては燐（Ｐ）イオンを用い、
50keVのエネルギーとドーズ率1015cm-2で行い、これに
続いて例えば1000℃10分の焼鈍工程を加えフィンガ２の
表面領域を形成する。上述の状態においてｐ型不純物は
ｎ型不純物よりもより深く側方に拡散するため、各チャ
ネル領域８の長さはｎ型及びｐ型ドーパントの側方拡散
長の差によって決定される。
上の如くしてソース及び本体領域２及び14を形成した
後、主表面４の全体上にさらに他の酸化物を蒸着し、か
つ細長い矩形状の接触窓15（第3b図）を通常のマスク並
びにエッチング技術を用いて酸化層12に開口せしめる。
各接触窓15はメッシュ状のゲート層６のそれぞれの矩形
状開口6a内に配置される如くし、これにより各リース領
域の表面部分を外側に露出せしめる。これと同時にさら
に他の接触窓9a（第3d図）を酸化物層12内に開口させブ
スバー９への接触を可能とする。尚、これについては後
に詳述する。
次いで適当なレジスト層16を酸化物層12の表面に設け
（第3c図及び第3d図）、通常の技術によりこれをパター
ン化し、レジスト層内に開口（孔）17を画成し、これを
接触窓を完全に横切るように延長させる。
各接触窓15には１個または複数個のマスク領域16aが付
属するようにし、接触窓15とマスク領域16aによって１
個またはそれ以上の個数の対応ソース領域２の露出領域
2aを画成する。このソース領域２の露出領域2aはマスク
領域により被覆されておらず、また接触窓15を画成する
酸化物層12によっても被覆されていない部分である。従
って、各接触窓15内の露出領域2aは単にマスク領域6aに
よって画成されているのみならず、マスク領域16aと接
触窓15の両方の組合せによってその周囲を画成されてい
る。図示の如くこのマスク領域16aは露出領域2aの片方
の周縁を画成し、また接触窓15が露出領域2aの片側の周
縁の位置を画成する。
この開口17には任意の適当な形状を使用することができ
るが、本実施例では各開口17を正方形とする。開口17の
対応する接触窓15の長さ方向を横切る方向（図示の例で
は垂直方向）の横幅の長さは接触窓15の幅よりも生ずる
可能性のある最大の不整合誤差の少なくとも２倍に等し
いだけ大とし、生ずる可能性のある不整合誤差を考慮し
たときにおいても開口17の縁部は対応の接触窓15と同一
線上に延びており、接触窓の延長されている縁部15とは
重複しないようにする。接触窓15の幅は３μｍとし、開
口17の幅は９μｍとする。
代案としてレジスト層16を接触窓を横切って（即ち図示
の例では垂直に）延びる一連の定まった数のストリップ
（条片）として形成し、これによりレジスト層が接触窓
を完全に横切る箇所を除いてレジスト層が接触窓の長い
方向の縁部にオーバーラップしないようにする。
かくすることにより、レジスト層16は接触窓のマスクす
べき部分のみをカバーし、レジスト層が接触窓をカバー
する部分では、レジスト層は接触窓15の横幅方向を完全
に延長されて設けられているようにする。レジスト層は
接触窓の両縁部の両側にこれを横切って延び、予期され
る最大の許容誤差を考慮して、その長さだけ余分に延長
されるようにする。
各接触窓15内においてレジストマスク領域16aによりカ
バーされるソース領域2bと露出領域2aとの寸法比は任意
のものとなしうる。しかし、各接触窓15内における露出
されるソース表面領域2aの全体の面積がカバーされたソ
ース表面2bの全体の面積と等しくなるようにするを可と
する。即ち、それぞれ個々の露出面積2aとカバーされた
面積2bの寸法を互いに等しくする方が好都合である。図
示の例ではレジスト層16を選択し、交互にソース領域の
露出領域2aの矩形部分とカバー領域2bの矩形部分が等し
い面積で表われるようにする。接触窓15は３μｍの幅で
あるため、これら領域2a及び2bは３μｍの方形状とな
る。しかしこの露出領域2aとカバー領域2bとはこの他任
意の形状となしうること当然である。露出領域とカバー
領域との数は、それぞれ特定の装置及びゲートフィンガ
の長さにより定まり、またゲートフィンガの長さは所望
のゲートRC時定数により定まる。本例では各接触窓15内
に４個の露出領域2aと４個のカバー領域2bとを設ける。
次いで既知のエッチング工程を用いてソース領域の露出
領域2aを除去し、これにより下側のｐ型本体領域14aを
露出させる。次いでレジスト層16を除去しこの半導体本
体の全表面上に金属を蒸着させる。既知のレジストマス
ク及びエッチング技術によりそれぞれ別個のソース金属
化部分18とブスバー金属化部分19を画成する。第２図に
おいては図面を明瞭にするためソースの金属化部分を省
略して示してあるが、太い実線18aは接触窓15上に延び
るソース金属化部分を示し、また太い実線19aはブスバ
ーの金属化部分を示している。このソース金属化部分18
は露出されたｐ型本体領域14aを各接触窓15内で露出さ
れたソース領域2aに接続する。
ソース金属化部分18をアルミニウムとする時は、通常の
手段によってアルミニウムを半導体本体表面上に直接被
着する。尚、この被着は上述の如く本体領域14の下側領
域14aを露出させた後に行うものである。しかしながら
金の接触部を設ける場合には本体領域14aの下側領域の
露出部分にほう素イオン（Ｂ）のインプランテーション
を加え、これをレジスト層16の除去前にこれを行い、露
出されたｐ型本体領域のドープ率を高め、ｐ型本体領域
14aと後に蒸着させる金との間の電気接触を改良させ
る。レジスト層16をマスクとして用いるため、このほう
素イオンのインプランテーションステップには他のマス
ク工程を必要としない。
トランジスタのドレインはｎ型基板２によって構成さ
れ、この基板２の自由表面５上に電極20を設け、ドレイ
ン接点を構成する。この電極は例えば金アンチモン合金
とし、既知の如くして蒸着により形成する。
第４図は上述したIGFETの変形例の部分断面を図式的に
示すもので、上述の各図と同一の部分は同じ参照番号で
示してある。
この第４図に示す変形IGFETは複合導電ソリットゲート
フィンガ７′を画成する複合導電ゲート層６′をもった
ゲート構造を有する以外は第１図に示したIGFETと同じ
である。
この特定実施例では酸化物層12上に多結晶珪素層61を堆
積させ、次いで例えば二酸化珪素層の如き絶縁層62をそ
の上に堆積させ、次いで例えば窒化珪素の如き耐食層63
をこの上に蒸着する。既知のマスク及びエッチング技術
を用いて複合ゲート層６′の不所望部分を除去し、ブス
バー９により互いに接続された複合ゲート層６′（第２
図及び第３図）の不所望部分を除去する。
所望の低抵抗率を得るため、例えばほう素または燐を用
いて多結晶珪素ゲート層61をドープする。この層61はド
ープ層として蒸着することもできるが、この層を蒸着し
かつゲート層６′のパターン化を行った後にドーピング
を行うこともできる。例えばゲート層６′のドーピング
はソース領域２及び本体領域14の形成中にも生じ、また
はEP−Ａ−67475に発表された如く、パターン化したゲ
ート層の露出縁部内にほう素の側方拡散を行ってこれを
形成することもできる。
このゲート層61を多結晶珪素層とする必要はなく任意の
適当な導電層、例えば耐火性金属層、耐火性金属珪化物
層（例えば珪化プラチナ層）等を酸化物層上に堆積させ
るか、または上述の材料の２またはそれ以上のものを組
合せ、堆積して製造することができる。
第４図に示すIGFETの製造において、ゲート層６′が形
成された後、例えば二酸化珪素の如き絶縁材料12′を適
当な蒸着技術を用い、表面４に蒸着する。この絶縁材料
は全ての露出表面に成長する。即ち露出されている表面
４及びゲート層の表面63′及びゲート層６の縁部9a（第
3d図参照）及び7a′にも蒸着される。
絶縁材料の成長が停止した後、例えばCHF3及びアルゴン
ガス混合物を用いた反応イオンエッチング技術を用い絶
縁材料を表面４に向かって異方性エッチングを行い、ケ
ート層６′及び複合ゲート層６′の表面63′内の開口の
下側に表面４を露出させる。異方性エッチングにおいて
は絶縁材料は表面４に直角方向に侵食されるため、絶縁
材料の所定垂直厚さだけが除去される。このようにし
て、異方性エッチングによりゲート層の開口内の表面４
が露出されるとこの表面４はゲートフィンガ７′及びブ
スバー９及びゲート層６′の表面63′によって画成され
るものであり、当初の厚さでゲート層６の縁部9a,7a′
上に成長している絶縁材料の縁部（ヒレ）27は各ゲート
層６′内の各開口内にかつその上方に配置されている絶
縁材料の対応の接触窓を規定する（接触窓15と同様）。
次いで第１図〜第3d図につき述べたと同様に接触窓を通
じイオンインプランテーション等によって半導体本体内
に不純物を導入し本体領域14及びソース領域２を形成す
る。ソース領域２と本体領域14を形成した後絶縁材料の
表面上にレジスト層16を設け、従来既知の技術でこれに
パターンを形成してレジスト層内に開口17の位置を定
め、レジスト層のマスク領域16aが絶縁材料内の窓を完
全に横切って延びるようにする。
第１図〜第3d図につき述べた例と同様に各接触窓は１個
または１個以上のマスク領域16aと対応し、このため、
この窓及び対応のマスク領域16aは両者でソース領域２
に付属する１個またはそれ以上の露出領域2aを画成し、
即ち、ソース領域２の領域2aはマスク領域によっても、
また窓を規定する絶縁材料によってもカバーされない領
域である。従って各接触窓内の露出領域2aは第１図〜第
3d図につき述べた例と同様に単にマスク領域16aによっ
て画成されることなくマスク領域16aと窓28の両者の組
合せによって画成されるため、第１図〜第3d図の例の如
く各露出領域2aの周縁は一部がマスク領域16aにより、
また他の一部が接触窓により画成される。図示の如くマ
スク領域の部分16aが露出領域2aの一方の寸法を定め、
また接触窓が露出領域2aの他の寸法を定める。
開口17の形状は任意の所望の適当な形状となしうるが、
第１図〜第3d図に示した実施例の如く、各開口を正方形
とし、接触窓及びゲート層６′の正方形パターンに適合
するようにする。各開口17の長さ方向を横切る方向（図
示の例ではこれと直角な方向）の寸法または横幅はこれ
と付随する接触窓の長さに対し接触窓の幅よりも起こり
うる最大不整合誤差の少なくも２倍だけ通常これを大と
し、起こりうる不整合誤差を考慮に入れても開口17の接
触窓の長さ方向に延びる縁部17aは窓の長さ方向縁部の
内側にならないようにする。また代案としてレジスト層
16は横方向に延びる一組のそれぞれ個別の条片でこれを
形成し、図示の実施例ではこれを窓の長さ方向に対し直
角方向に延長し、レジスト層が接触窓の長さ方向の縁部
にはレジスト層が接触窓を完全に横切って延長されてい
る箇所を除いてはこれと重複しないようにする。
以上説明したようにレジスト層16は接触窓のマスクしよ
うとする部分のみをカバーし、またレジスト層がカバー
する接触窓の部分においてはレジスト層は接触窓の横幅
を完全に横切って延長されている。レジスト層は接触窓
の両側において予期される最大許容誤差に少なくとも等
しい距離だけ接触窓を横切って延長されている。
各接触窓内で露出ソース領域2aとレジストマスク領域16
aによってカバーされている非露出（カバー）ソース領
域2bの相対寸法は任意の所望の比となしうる。図示の配
置例ではレジスト層16を選択し、ソース領域の露出領域
2aとカバー領域2bとが同じ面積でかつ交互に生ずるよう
にしている。しかしこれらの露出領域2aとカバー領域2b
とは任意の所望の形状となしうる。露出領域とカバー領
域との数はそれぞれ個々の装置並びにゲートフィンガ
７′の長さにより定まり、この後者のゲートフィンガ
７′の長さは要求されるゲートRC時定数により定まる。
従来既知のエッチング工程を用い、次いでソース領域の
露出領域2aを除去し、その下側のｐ型本体領域14の領域
14aを露出させる。その後レジスト層16を除去する。
ソース領域２及びドレイン領域14を形成し、また上述の
如く本体領域14aを露出させた後、耐火性金属珪素化物
の層29を珪素本体の表面４の露出領域上に形成する。適
当なエッチング剤を使用して窒化珪素層63及び絶縁層62
を除去し、ゲート層61をも露出させ、次の珪素化工程に
具えるようにすることもできる。このような装置におい
ては、珪素化ゲート層上に新しい絶縁材料を設け、次の
工程で行うソース金属化部分18との短絡を防止し、また
その間の容量を減少させることが必要である。金属珪化
物層28は、既知の方法により、例えばタングステン、モ
リブデン、プラチナまたはチタン等の耐火性の金属を半
導体本体１に蒸着し、例えば熱工程によるか、レーザビ
ームを用いて焼鈍し、珪素表面の露出領域上のに耐火性
金属の珪化物を形成させる。絶縁材料上に残留している
金属は適当な方法、例えば酸処理によってこれを除去す
る。次いでソース、ゲート及びドレインの金属化部分1
8,19,20を第１図〜第3d図につき上述した如くして蒸着
を行う。
本発明方法は珪素以外の半導体材料で製造したIGFETに
も使用することができ、また上述したと異なるようにソ
ース及びドレイン領域を形成したIGFETにも応用するこ
とができる。本発明はくし形構造に応用するに特に適し
ているが、それ以外のセル構造のものにも適用しうるこ
と当然である。上述したIGFETの各領域の導電形を反転
しうること当然である。
本発明は上述した以外に多くの変形が可能である。これ
らの変形は、半導体装置の設計に既知である他の特徴を
含み、上述した特徴の一部を変化させるか、またはこれ
に加えて利用しうるものである。本出願人の特許請求の
範囲は特殊な特徴事項の組合せを例示しているが、これ
らには多くの変形が可能であり、本発明の精神を逸脱し
ない限り、本発明の権利範囲に属し、従来の欠点を解消
する利点を有する。
【図面の簡単な説明】
第１図は、第２図のII−IIの線に沿ってとった略断面図
で、本発明方法により製造したくし形絶縁ゲート電界効
果トランジスタ（IGFET）の一部を示す図であり、 第２図は、第１図のIGFETの一部の平面図、 第3a図〜第3d図は本発明により第１図及び第２図に示し
たIGFETの製造の各工程を示す断面図、 第４図は、本発明の変形方法により製造したIGFETの部
分断面図である。 ２…ソース領域 2a…露出領域 2b…カバー ３…ドレイン領域 4,5…主表面 ６…ゲート層 ７…ゲートフィンガ ８…チャネル領域 ９…ブスバー 10…基板 11…エピタキシャル層 12…酸化物層 13…マスク層 14…本体領域 15…接触窓 16…レジスト層 17…開口

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】半導体本体の１表面上の絶縁層上に導電ゲ
    ート層を設け、導電ゲート領域を有する絶縁ゲート構造
    を形成する工程と、半導体本体内に不純物を導入し、１
    導電型のソース領域を反対導電型の本体領域内に形成
    し、この本体領域の一部によりゲート領域の下側のチャ
    ネル領域を形成する工程と、半導体本体の表面上に絶縁
    材料を成長させ前記絶縁ゲート構造を被覆する工程と、
    前記半導体本体の前記１表面上の絶縁層内に接触窓を開
    口させてソース領域の表面を露出させることによりソー
    ス領域を本体領域に短絡させる工程と、該ソース領域の
    表面を覆うマスク領域を設け露出したソース領域の面積
    部分を残す工程と、前記露出したソース領域の面積部分
    をエッチング除去し下側にある本体領域の１つまたは複
    数の面積部分を露出させる工程と、前記マスク領域を除
    去し接触窓内に金属化工程を加え本体領域の露出面積部
    分をソース領域に短絡接続させる工程を具えてなる絶縁
    ゲート電界効果トランジスタの製造方法において、 ソース領域の表面を覆うマスク領域を設け、該マスク領
    域が一方向で前記接触窓を完全に横切って延長される如
    くし、これによってソース領域の前記露出面積部分はそ
    の周縁が部分的に前記接触窓で画成され、かつ部分的に
    該マスク領域によって画成される如くすることを特徴と
    する絶縁ゲート電界効果トランジスタの製造方法。
  2. 【請求項２】半導体本体の表面に向かって異方的に絶縁
    材料にエッチングを加えることによって接触窓を開口さ
    せ、これによって絶縁ゲート構造の縁部に絶縁材料が残
    存し、接触窓を画成する如くした特許請求の範囲第１項
    記載の絶縁ゲート電界効果トランジスタの製造方法。
  3. 【請求項３】マスク領域形成工程において、それぞれ接
    触窓を完全に横切って延びる複数個のマスク領域を設
    け、これによって複数個のソース領域の露出領域を画成
    し、各露出領域は部分的に接触窓により画成され、部分
    的に１またはそれ以上のマスク領域によって画成される
    周縁を有する如くした特許請求の範囲第１項または第２
    項記載の絶縁ゲート電界効果トランジスタの製造方法。
  4. 【請求項４】接触窓開口工程は、細長い接触窓を開口さ
    せ、絶縁層上に各マスク領域を設け、接触窓の幅を完全
    に横切るようにするが、接触窓の長さ方向はその一部の
    みに延長される如くすることを含んでなる特許請求の範
    囲第１項ないし第３項の何れか１項に記載の絶縁ゲート
    電界効果トランジスタの製造方法。
  5. 【請求項５】接触窓開口工程は細長い接触窓を開口させ
    る工程を含み、マスク領域を設ける工程は、互いにほぼ
    平行な複数個のマスク領域を設ける工程を含み、これら
    マスク領域は接触窓を完全に横切って延長されるが接触
    窓の長さ方向において離隔される如くし、これによって
    接触窓内にソース領域の複数個の離隔している露出領域
    が形成される如くした特許請求の範囲第３項記載の絶縁
    ゲート電界効果トランジスタの製造方法。
  6. 【請求項６】接触窓内で延長されているマスク領域は接
    触窓の長さ方向において等間隔に離隔されているように
    した特許請求の範囲第５項記載の絶縁ゲート電界効果ト
    ランジスタの製造方法。
  7. 【請求項７】各マスク領域はマスク層内に形成した開口
    によって画成される如くし、これら各開口の幅を接触窓
    の幅よりも大としたことを特徴とする特許請求の範囲第
    ４項、第５項または第６項記載の絶縁ゲート電界効果ト
    ランジスタの製造方法。
  8. 【請求項８】ソース領域の各露出面積部分の面積が、マ
    スク領域によって被覆される各ソース領域の面積に等し
    くなるように各マスク領域を設けた特許請求の範囲第１
    項ないし第７項のいずれか１項に記載の絶縁ゲート電界
    効果トランジスタの製造方法。
  9. 【請求項９】本体領域の下側面積部分が露出するまでエ
    ッチングを行い、しかもマスク領域が除去される前に、
    接触窓を通じて反対導電型の他の不純物を導入し、接触
    窓内に金属化部分を設ける前に露出された本体領域の表
    面の不純物ドーピングを増加させるようにした特許請求
    の範囲第１項ないし第８項のいずれか１項に記載の絶縁
    ゲート電界効果トランジスタの製造方法。
  10. 【請求項１０】ゲート領域の２つの対向する側面のそれ
    ぞれにおける対応の本体領域内にそれぞれソース領域を
    形成するため、半導体本体内に不純物を導入し、各本体
    領域の部分が対応のゲート領域の側面の下側に位置する
    対応のチャネル領域を形成する如くし、かつ各ソース領
    域を対応の本体領域に短絡接続し、各ソース領域の上側
    に対応の接触窓を開口させた特許請求の範囲第１項ない
    し第９項のいずれか１項に記載の絶縁ゲート電界効果ト
    ランジスタの製造方法。
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