JPH07120744B2 - Ｉｃパッケージ - Google Patents
ＩｃパッケージInfo
- Publication number
- JPH07120744B2 JPH07120744B2 JP62189110A JP18911087A JPH07120744B2 JP H07120744 B2 JPH07120744 B2 JP H07120744B2 JP 62189110 A JP62189110 A JP 62189110A JP 18911087 A JP18911087 A JP 18911087A JP H07120744 B2 JPH07120744 B2 JP H07120744B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- pellets
- pellet
- electrically connected
- outer peripheral
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Wire Bonding (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ICパッケージに関し、特に複数のICペレット
を一パッケージ内に実装するICパッケージに関する。
を一パッケージ内に実装するICパッケージに関する。
近年、高速処理、大量のデータ処理がマイクロプロセッ
サにおいても要求されつつあり、これに伴ない、CPUの
並列処理が望まれている。またCPUが高機能化の一途を
たどり、チップサイズが非常に大きくなったにもかかわ
らず、更に高機能なメモリマネジメントコントローラ、
キャッシュコントローラ等のオンチップ化、周辺ICの取
り込みオンチップ複合化が望まれ、これに伴ない、ICデ
バイスにオンチップでセルフテスト機能を持たせなけれ
ばならないという苦境に有り、チップサイズの増大がウ
ェーハ欠陥問題、拡散歩留まりの問題を大きくしてい
る。更に今後の人工知能向けCPUの高速並列処理化も望
まれる。
サにおいても要求されつつあり、これに伴ない、CPUの
並列処理が望まれている。またCPUが高機能化の一途を
たどり、チップサイズが非常に大きくなったにもかかわ
らず、更に高機能なメモリマネジメントコントローラ、
キャッシュコントローラ等のオンチップ化、周辺ICの取
り込みオンチップ複合化が望まれ、これに伴ない、ICデ
バイスにオンチップでセルフテスト機能を持たせなけれ
ばならないという苦境に有り、チップサイズの増大がウ
ェーハ欠陥問題、拡散歩留まりの問題を大きくしてい
る。更に今後の人工知能向けCPUの高速並列処理化も望
まれる。
しかし、１チップ上に全ての望まれる機能を入れるのは
非現実的であり、なおかつカスタマが望まない機能をも
盛り込む可能性すらある。が、１チップ上に高機能複合
化してゆく事は、各ICデバイス間の信号の外部配線遅延
の解消、システムボード基板上の専有面積の飛躍的縮少
等多大なメリットが有る。
非現実的であり、なおかつカスタマが望まない機能をも
盛り込む可能性すらある。が、１チップ上に高機能複合
化してゆく事は、各ICデバイス間の信号の外部配線遅延
の解消、システムボード基板上の専有面積の飛躍的縮少
等多大なメリットが有る。
１チップ化の方向としてはスーパーインテグレーショ
ン、３次元IC化等が考えられるが、スーパーインテグレ
ーションでは前述のチップ面積が増大等の問題があり、
３次元ICでは下層部分の表面の平坦化技術等、大きな問
題がある。
ン、３次元IC化等が考えられるが、スーパーインテグレ
ーションでは前述のチップ面積が増大等の問題があり、
３次元ICでは下層部分の表面の平坦化技術等、大きな問
題がある。
以上の問題を解決する手段として一パッケージ内に複数
のICペレットを実装する手段がある。
のICペレットを実装する手段がある。
従来、複数チップを一パッケージ内へ実装するICパッケ
ージとしては、平面状にペレットを並べて各ペレットの
パッド同志をボンディングワイヤで電気的に接続して、
一パッケージ上に各ペレットを実装してゆくものや、複
数のハンダ・バンプ付きチップをAl配線されたシリコン
基板上にシリコンオンシリコン構造で実装し、該シリコ
ン基板を更にパッケージへ実装するものなどがあった。
ージとしては、平面状にペレットを並べて各ペレットの
パッド同志をボンディングワイヤで電気的に接続して、
一パッケージ上に各ペレットを実装してゆくものや、複
数のハンダ・バンプ付きチップをAl配線されたシリコン
基板上にシリコンオンシリコン構造で実装し、該シリコ
ン基板を更にパッケージへ実装するものなどがあった。
前述した従来のICパッケージでは、単純に各ペレットの
配置が平面的に並べられていた為に平面上での面積効率
が悪く、同一パッケージ内に複数ペレットを有するとい
う利点が充分に生かしきれていないという欠点がある。
配置が平面的に並べられていた為に平面上での面積効率
が悪く、同一パッケージ内に複数ペレットを有するとい
う利点が充分に生かしきれていないという欠点がある。
本発明のICパッケージは中空部を有する箱状の外周部
と、前記外周部の内壁から垂直に各々任意の長さでひさ
し状に突出するように設けられた複数の接続端子構造体
とを有し、少なくとも前記接続端子構造体の前記内壁に
垂直な平面中央部分に窓状の穴が設けられ、複数のICペ
レットのそれぞれがパッド部を前記接続端子構造体に設
けられた端子部に電気的に接続して実装されることを特
徴とする。
と、前記外周部の内壁から垂直に各々任意の長さでひさ
し状に突出するように設けられた複数の接続端子構造体
とを有し、少なくとも前記接続端子構造体の前記内壁に
垂直な平面中央部分に窓状の穴が設けられ、複数のICペ
レットのそれぞれがパッド部を前記接続端子構造体に設
けられた端子部に電気的に接続して実装されることを特
徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の斜視図であり、かつ構造
が目視し易いようにパッケージ４の外周側面の一部を切
り取ってある。切り取った切断面は、第１図〜第３図に
於て、斜線で示してある。パッケージ４は、セラミック
材を使用し、ペレット３は、パッケージ４の内壁に突き
出るように設けられた平板状の突出部８の上に置かれ
る。
が目視し易いようにパッケージ４の外周側面の一部を切
り取ってある。切り取った切断面は、第１図〜第３図に
於て、斜線で示してある。パッケージ４は、セラミック
材を使用し、ペレット３は、パッケージ４の内壁に突き
出るように設けられた平板状の突出部８の上に置かれ
る。
第２図は、第１図のパッケージ４とペレット３の電気的
な接続を説明する為の図であり、パッケージ４にはプリ
ント配線２が施されている。まずペレット３上のパッド
７上にバンプ６を付け、パッケージ４の段上のプリント
配線２とバンプ６が電気的に接続できるように第２図に
示す状態からペレット３の表裏を逆にして、ペレット３
をパッケージ４の段上に配置する。
な接続を説明する為の図であり、パッケージ４にはプリ
ント配線２が施されている。まずペレット３上のパッド
７上にバンプ６を付け、パッケージ４の段上のプリント
配線２とバンプ６が電気的に接続できるように第２図に
示す状態からペレット３の表裏を逆にして、ペレット３
をパッケージ４の段上に配置する。
第１図に示すように複数のペレット３を実装するには、
ペレット３をパッケージ４配置した後、ペレット３のパ
ッド７に付いているバンプ６と、パッケージ４の突出部
８上のプリント配線２とをペーパー・フェーズ・ソルダ
リング（Vapour phase Soldering）法によって電気的に
接続する。バンプ６と接続されたプリント配線２の部分
がICパッケージ４のインナーパッドとなる。
ペレット３をパッケージ４配置した後、ペレット３のパ
ッド７に付いているバンプ６と、パッケージ４の突出部
８上のプリント配線２とをペーパー・フェーズ・ソルダ
リング（Vapour phase Soldering）法によって電気的に
接続する。バンプ６と接続されたプリント配線２の部分
がICパッケージ４のインナーパッドとなる。
ところで、別の方法として図示しないが、現在使用され
ているガラス封止セラミックパッケージのようにパッケ
ージ内部のリード部をプリント配線ではなく、リード線
を用いれば、パッケージ４の段部よりリード線を突き出
して中空に浮かせて、その上にバンプ付ペレットをの
せ、ペレット裏面を垂直に下方へ押さえつけるような治
具を使用し、更にリード線下方より、ペレット面へ、垂
直上方に押さえるような治具を用い、リード線と、パッ
ドに付いているバンプとが接する部分をリード線下方よ
り垂直上方へ熱を加えつつ圧力を加えてバンプを加えて
バンプを溶かしつつリード線と圧着して電気的に接続す
る方法も考えられる。
ているガラス封止セラミックパッケージのようにパッケ
ージ内部のリード部をプリント配線ではなく、リード線
を用いれば、パッケージ４の段部よりリード線を突き出
して中空に浮かせて、その上にバンプ付ペレットをの
せ、ペレット裏面を垂直に下方へ押さえつけるような治
具を使用し、更にリード線下方より、ペレット面へ、垂
直上方に押さえるような治具を用い、リード線と、パッ
ドに付いているバンプとが接する部分をリード線下方よ
り垂直上方へ熱を加えつつ圧力を加えてバンプを加えて
バンプを溶かしつつリード線と圧着して電気的に接続す
る方法も考えられる。
第１図のパッケージ４において、各ペレット３と電気的
に接続されたプリント配線２をパッケージの側面１まで
取り出し、またはパッケージ４の内部においてプリント
配線２同志を適当に接続して各ペレット３間における各
々のパッドを電気的接続、つまりパッケージ上で配線を
済ますことが可能である。各ペレット３に共通または、
単一にパッケージ４の外部へ取り出さなければならない
信号線及び電源、GND端のみをパッケージ４の底面に設
けたICピン５へ接続する。
に接続されたプリント配線２をパッケージの側面１まで
取り出し、またはパッケージ４の内部においてプリント
配線２同志を適当に接続して各ペレット３間における各
々のパッドを電気的接続、つまりパッケージ上で配線を
済ますことが可能である。各ペレット３に共通または、
単一にパッケージ４の外部へ取り出さなければならない
信号線及び電源、GND端のみをパッケージ４の底面に設
けたICピン５へ接続する。
第３図は、本発明の他の実施例の斜視図である。本実施
例は、パッケージ４′の横方向にペレット３を積層して
ゆく構造である。ペレット３のパッケージ４への実装
は、第１図に示す実施例と同様に行なうことができる。
例は、パッケージ４′の横方向にペレット３を積層して
ゆく構造である。ペレット３のパッケージ４への実装
は、第１図に示す実施例と同様に行なうことができる。
第１図および第３図において、パッケージ４の中に突き
出された突出部８は、内部に積載されるペレットのサイ
ズに応じて、その突き出す部分の大きさを変えるように
することができる。
出された突出部８は、内部に積載されるペレットのサイ
ズに応じて、その突き出す部分の大きさを変えるように
することができる。
以上説明したように本発明は、複数のICペレットを、積
層構造で同一ICパッケージ内に配置し、ICペレットのパ
ッドと該ICパッケージのインナーパッドとを各々、電気
的接続することにより、マイクロプロセッサ等の高機能
化に対処することができる。
層構造で同一ICパッケージ内に配置し、ICペレットのパ
ッドと該ICパッケージのインナーパッドとを各々、電気
的接続することにより、マイクロプロセッサ等の高機能
化に対処することができる。
すなわち、本発明は、チップサイズの増大を回避でき、
さらにカスタマの要求に応じて、ICパッケージ内部のIC
ペレットを自由に選択、構成でき、システムボード基板
上の専有面積も少なくすることができる。
さらにカスタマの要求に応じて、ICパッケージ内部のIC
ペレットを自由に選択、構成でき、システムボード基板
上の専有面積も少なくすることができる。
第１図は本発明の一実施例の斜視図、第２図は第１図に
示すペレット３とパッケージ４のプリント配線２の電気
的な接続を説明する為の部分分解斜視図、第３図は本発
明の他の実施例の斜視図である。 １……ICパッケージ側面、２……プリント配線（インナ
ーパッド）、３……ICペレット、4,4′……ICパッケー
ジ、５……ICピン、６……バンプ、７……パッド、８…
…突出部８。
示すペレット３とパッケージ４のプリント配線２の電気
的な接続を説明する為の部分分解斜視図、第３図は本発
明の他の実施例の斜視図である。 １……ICパッケージ側面、２……プリント配線（インナ
ーパッド）、３……ICペレット、4,4′……ICパッケー
ジ、５……ICピン、６……バンプ、７……パッド、８…
…突出部８。
Claims (1)
- 【請求項１】中空部を有する箱状の外周部と、前記外周
部の内壁から垂直に各々任意の長さで突出するように設
けられた平板状の突出部よりなる複数の接続端子構造体
とを有し、少なくとも前記接続端子構造体の前記内壁に
垂直な平面中央部分に窓状の穴が設けられ、複数のICペ
レットのそれぞれがパッド部を前記接続端子構造体に設
けられた端子部に電気的に接続して実装されることを特
徴とするICパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62189110A JPH07120744B2 (ja) | 1987-07-28 | 1987-07-28 | Ｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62189110A JPH07120744B2 (ja) | 1987-07-28 | 1987-07-28 | Ｉｃパッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6431450A JPS6431450A (en) | 1989-02-01 |
| JPH07120744B2 true JPH07120744B2 (ja) | 1995-12-20 |
Family
ID=16235540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62189110A Expired - Lifetime JPH07120744B2 (ja) | 1987-07-28 | 1987-07-28 | Ｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120744B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5586354U (ja) * | 1978-12-11 | 1980-06-14 | ||
| JPS62119952A (ja) * | 1985-11-19 | 1987-06-01 | Nec Corp | 集積回路装置 |
-
1987
- 1987-07-28 JP JP62189110A patent/JPH07120744B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6431450A (en) | 1989-02-01 |
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