JPH07123128B2 - 電界効果型半導体装置及びその製造方法 - Google Patents
電界効果型半導体装置及びその製造方法Info
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- JPH07123128B2 JPH07123128B2 JP61048652A JP4865286A JPH07123128B2 JP H07123128 B2 JPH07123128 B2 JP H07123128B2 JP 61048652 A JP61048652 A JP 61048652A JP 4865286 A JP4865286 A JP 4865286A JP H07123128 B2 JPH07123128 B2 JP H07123128B2
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Description
【発明の詳細な説明】 〔産業上の技術分野〕 本発明は、半絶縁性化合物半導体基板を用いた電界効果
型半導体装置とその製造方法に関する。
型半導体装置とその製造方法に関する。
半絶縁性GaAs基板を用いたショットキー・ゲート型電界
効果トランジスタ（MESFET）として、第４図に示すもの
が知られている。図において、31は半絶縁性GaAs基板で
あり、その表面部にｎ型動作層32が形成され、この動作
層32とショットキー障壁を形成するゲート電極33が形成
されている。n+型ソース領域34及びドレイン領域35はイ
オン注入によりゲート電極33に自己整合的に形成されて
おり、それぞれの表面にソース電極36及びドレイン電極
37が形成されている。このようなGaAs−MESFETが微細化
すると、ソース電極36、ドレイン電極37間の間隔が狭く
なり、この間に高電界が加わる効果と、ソース領域34と
ドレイン領域35が極めて近接する効果とが相まって、チ
ャネルである動作層32を流れる電流の他に基板31を流れ
る電流が増大する。この結果、MESFETのしきい値電圧の
低下、ドレイン・コンダクタンスの増大、更に相互コン
ダクタンスの低下を招くという問題があった。特に半絶
縁性基板を用いるMESFETは、導電性基板を用いるSi−MO
SFET等と異なり、ソース・ドレイン領域と基板の間のポ
テンシャル・バリアが低いため、短チャネル化に伴う上
記の問題が顕著に現れる。
効果トランジスタ（MESFET）として、第４図に示すもの
が知られている。図において、31は半絶縁性GaAs基板で
あり、その表面部にｎ型動作層32が形成され、この動作
層32とショットキー障壁を形成するゲート電極33が形成
されている。n+型ソース領域34及びドレイン領域35はイ
オン注入によりゲート電極33に自己整合的に形成されて
おり、それぞれの表面にソース電極36及びドレイン電極
37が形成されている。このようなGaAs−MESFETが微細化
すると、ソース電極36、ドレイン電極37間の間隔が狭く
なり、この間に高電界が加わる効果と、ソース領域34と
ドレイン領域35が極めて近接する効果とが相まって、チ
ャネルである動作層32を流れる電流の他に基板31を流れ
る電流が増大する。この結果、MESFETのしきい値電圧の
低下、ドレイン・コンダクタンスの増大、更に相互コン
ダクタンスの低下を招くという問題があった。特に半絶
縁性基板を用いるMESFETは、導電性基板を用いるSi−MO
SFET等と異なり、ソース・ドレイン領域と基板の間のポ
テンシャル・バリアが低いため、短チャネル化に伴う上
記の問題が顕著に現れる。
そこで第５図、第６図のようにソース・ドレイン領域の
周囲にポテンシャルバリアとなるｐ層を形成する構造が
提案されている。ところが第５図のような構造ではソー
ス・ドレイン領域14,15とｐ型層16,17との接合面積が大
きいため基板に対する容量が大きいという難点があり、
また提案者らが先に提案（特願昭59−231711号）した第
６図のような構造ではｐ型領域6,17がきわめて小さいた
めにバリアとしての効果が不充分であるという問題があ
った。
周囲にポテンシャルバリアとなるｐ層を形成する構造が
提案されている。ところが第５図のような構造ではソー
ス・ドレイン領域14,15とｐ型層16,17との接合面積が大
きいため基板に対する容量が大きいという難点があり、
また提案者らが先に提案（特願昭59−231711号）した第
６図のような構造ではｐ型領域6,17がきわめて小さいた
めにバリアとしての効果が不充分であるという問題があ
った。
本発明は上記の点に鑑み、微細化に伴う特性劣化の問題
を解決した、半絶縁性化合物半導体基板を用いた電界効
果型半導体装置とその製造方法を提供することを目的と
する。
を解決した、半絶縁性化合物半導体基板を用いた電界効
果型半導体装置とその製造方法を提供することを目的と
する。
本発明にかかる電界効果型半導体装置は、半絶縁性化合
物半導体基板表面部に第１導電型の動作層が形成され、
その表面に形成されたゲート電極と自己整合的に動作層
と同じ導電型で深く且つ高濃度のソース・ドレイン領域
が形成された構造において、ゲート電極側部下方の第１
導電型層と基板との接合部に第２導電型のバリア層をソ
ース・ドレイン領域よりも深く形成することを特徴とす
る。
物半導体基板表面部に第１導電型の動作層が形成され、
その表面に形成されたゲート電極と自己整合的に動作層
と同じ導電型で深く且つ高濃度のソース・ドレイン領域
が形成された構造において、ゲート電極側部下方の第１
導電型層と基板との接合部に第２導電型のバリア層をソ
ース・ドレイン領域よりも深く形成することを特徴とす
る。
またこのような電界効果型半導体装置を製造する本発明
の方法は、ゲート電極をマスクとして不純物のイオン注
入により、第１導電型のソース・ドレイン領域を形成し
た後、ゲート電極の側壁に選択的に絶縁膜を形成したの
ち、別の絶縁膜を形成し、さらに側壁部分のみをとり除
いてこの開口部より第１導電型層と基板の接合部に第２
導電型によるバリア層をソース・ドレイン領域よりも深
く形成することを特徴とする。
の方法は、ゲート電極をマスクとして不純物のイオン注
入により、第１導電型のソース・ドレイン領域を形成し
た後、ゲート電極の側壁に選択的に絶縁膜を形成したの
ち、別の絶縁膜を形成し、さらに側壁部分のみをとり除
いてこの開口部より第１導電型層と基板の接合部に第２
導電型によるバリア層をソース・ドレイン領域よりも深
く形成することを特徴とする。
また側壁形成の工程はソース・ドレイン領域形成の前で
もよい。
もよい。
本発明にかかる電界効果型半導体装置は、微細化した場
合にもチャネル領域である動作層の下の半絶縁性基板を
通って流れる電流を制御することができる。この結果、
短チャネル化に伴うしきい値電圧の低下、ドレイン・コ
ンダクタンスの増大、相互コンダクタンスの低下を防止
して高性能の電界効果型半導体装置を得ることができ
る。また本発明では、基板電流を抑制するバリア層が、
N+層と接触する面積が小さく、しかもバリアとしての効
果を十分発揮するのに必要な領域を確保することができ
る。従って本発明の素子及び方法は高性能な素子を実現
することができ、集積回路に適用すれば、高速動作化、
高集積化が可能である。
合にもチャネル領域である動作層の下の半絶縁性基板を
通って流れる電流を制御することができる。この結果、
短チャネル化に伴うしきい値電圧の低下、ドレイン・コ
ンダクタンスの増大、相互コンダクタンスの低下を防止
して高性能の電界効果型半導体装置を得ることができ
る。また本発明では、基板電流を抑制するバリア層が、
N+層と接触する面積が小さく、しかもバリアとしての効
果を十分発揮するのに必要な領域を確保することができ
る。従って本発明の素子及び方法は高性能な素子を実現
することができ、集積回路に適用すれば、高速動作化、
高集積化が可能である。
以下本発明の実施例を説明する。
第１図は一実施例のGaAs−MESFETである。11は抵抗率10
7〜108Ω・cm程度の半絶縁性GaAs基板であり、その表面
部にチャネル領域となるｎ型動作層12が形成され、その
表面に4000Åの窒化タングステン（WNx）からなるショ
ットキー・ゲート電極13が形成されている。ゲート電極
13を挟んで基板の両側には、イオン注入により動作層12
より高濃度で深いn+型ソース領域14及びドレイン領域15
が形成されている。これらソース・ドレイン領域14,15
のゲート電極に近接した部分の基板11との境界部には、
ソース・ドレイン領域14,15から基板11へのキャリア注
入（この実施例では電子注入）に対して高い障壁を形成
するｐ型バリア層16,17が形成されている。18,19はそれ
ぞれソース・ドレイン電極である。
7〜108Ω・cm程度の半絶縁性GaAs基板であり、その表面
部にチャネル領域となるｎ型動作層12が形成され、その
表面に4000Åの窒化タングステン（WNx）からなるショ
ットキー・ゲート電極13が形成されている。ゲート電極
13を挟んで基板の両側には、イオン注入により動作層12
より高濃度で深いn+型ソース領域14及びドレイン領域15
が形成されている。これらソース・ドレイン領域14,15
のゲート電極に近接した部分の基板11との境界部には、
ソース・ドレイン領域14,15から基板11へのキャリア注
入（この実施例では電子注入）に対して高い障壁を形成
するｐ型バリア層16,17が形成されている。18,19はそれ
ぞれソース・ドレイン電極である。
このようなMESFETを製造する実施例を、第２図（ａ）〜
（ｅ）を参照して次に説明する。まず、半絶縁性GaAs基
板11に、Siイオンを50KeV,2.0×1012/cm2の条件でイオ
ン注入してｎ型動作層12を形成する。次にこの基板上に
WNx膜を4000Å形成し、公知のフォトリソグラフィ技術
及びドライエッチング技術を用いて1.0μｍ幅のゲート
電極13を形成する。このゲート電極をマスクとしてさら
にSiイオンを180KeV,3×1013/cm2の条件下でイオン注入
し、ソース・ドレイン領域14,15を形成する（第２図
（ａ））。この後、基板全面にプラズマCVDによりSiO2
膜を4000Å堆積しRIEなどの異方性ドライエッチング法
によりこのSiO2膜を膜厚相当分だけエッチングする。プ
ラズマCVDによるSiO2膜は等方的に堆積しゲート電極13
の側壁にも同じ膜厚だけ形成されるから、これを異方性
ドライエッチングで全面エッチングすることによりゲー
ト電極13の側壁にのみ選択的にSiO2膜20を残すことがで
きる（第２図（ｂ））。
（ｅ）を参照して次に説明する。まず、半絶縁性GaAs基
板11に、Siイオンを50KeV,2.0×1012/cm2の条件でイオ
ン注入してｎ型動作層12を形成する。次にこの基板上に
WNx膜を4000Å形成し、公知のフォトリソグラフィ技術
及びドライエッチング技術を用いて1.0μｍ幅のゲート
電極13を形成する。このゲート電極をマスクとしてさら
にSiイオンを180KeV,3×1013/cm2の条件下でイオン注入
し、ソース・ドレイン領域14,15を形成する（第２図
（ａ））。この後、基板全面にプラズマCVDによりSiO2
膜を4000Å堆積しRIEなどの異方性ドライエッチング法
によりこのSiO2膜を膜厚相当分だけエッチングする。プ
ラズマCVDによるSiO2膜は等方的に堆積しゲート電極13
の側壁にも同じ膜厚だけ形成されるから、これを異方性
ドライエッチングで全面エッチングすることによりゲー
ト電極13の側壁にのみ選択的にSiO2膜20を残すことがで
きる（第２図（ｂ））。
続いてプラズマCVDにより基板全面にSiN膜を4000Å堆積
し、公知のレジストを用いた平坦化法とエッチングバッ
ク法により、ゲート電極及びSiO2側壁表面を露出させる
（第２図（ｃ））。ここで21は残されたSiN膜である。
し、公知のレジストを用いた平坦化法とエッチングバッ
ク法により、ゲート電極及びSiO2側壁表面を露出させる
（第２図（ｃ））。ここで21は残されたSiN膜である。
水にフッ化アンモニウムを用いた選択ウェットエッチに
よりSiO2側壁20を除去し、この開口部からｐ型不純物と
してたとえばZnイオンを500KeV5×1012/cm2でイオン注
入する（第２図（ｄ））。ソース・ドレイン領域14,15
の一部にもZnイオンが注入されているが、注入量がSiの
それに比べて小さいためと、高エネルギーの注入によっ
て表面側は特に低濃度となるために、レース・ドレイン
領域14,15の濃度低下による寄生抵抗の増大はほとんど
ない。またイオン注入の横方向散乱により動作層と基板
の接合部の一部にもｐ層が形成されるが同様の理由によ
り問題はない。
よりSiO2側壁20を除去し、この開口部からｐ型不純物と
してたとえばZnイオンを500KeV5×1012/cm2でイオン注
入する（第２図（ｄ））。ソース・ドレイン領域14,15
の一部にもZnイオンが注入されているが、注入量がSiの
それに比べて小さいためと、高エネルギーの注入によっ
て表面側は特に低濃度となるために、レース・ドレイン
領域14,15の濃度低下による寄生抵抗の増大はほとんど
ない。またイオン注入の横方向散乱により動作層と基板
の接合部の一部にもｐ層が形成されるが同様の理由によ
り問題はない。
この後SiN膜21をはく離し、注入不純物の活性化のアニ
ールをAs雰囲気中のキャップレス法により800〜850℃で
行い、AuGe合金によるソース・ドレイン電極18,19を形
成して、セルファライン型GaAs−MESFETが完成する（第
２図（ｅ））。
ールをAs雰囲気中のキャップレス法により800〜850℃で
行い、AuGe合金によるソース・ドレイン電極18,19を形
成して、セルファライン型GaAs−MESFETが完成する（第
２図（ｅ））。
本実施例によるMESFETと、ｐ型バリア層を形成しない従
来型MESFETを同様の条件で作製し、その性能を比較した
ところ、ゲート長を４μｍから１μｍに縮小した場合の
閾値電圧のシフト量は従来型が400mVであるのに対し、
本実施例では100mVと改善された。この値は、n+周囲の
大部分をｐ型層で囲んだ第５図のような実施例で得られ
た値60mVに比べると、この点ではやや性能が劣る。とこ
ろが本実施例によるMESFETで構成した回路のゲート一段
あたりの遅延時間は35psであり、第５図のようにｐ層で
n+周囲の大部分を囲んだ構造に比べ約20％高速となって
いる。これは基板に対する容量が減少したためである。
さらにｐ型バリア層のない従来構造と比較すると、遅延
時間の向上は40％にものぼる。また、n+周囲のごとく一
部の基板との接面に浅くｐを形成する構造（第６図）で
は閾値電圧シフト量200mV,遅延時間は40psであり、本実
施例においてはこの構造よりも高い性能が得られた。
来型MESFETを同様の条件で作製し、その性能を比較した
ところ、ゲート長を４μｍから１μｍに縮小した場合の
閾値電圧のシフト量は従来型が400mVであるのに対し、
本実施例では100mVと改善された。この値は、n+周囲の
大部分をｐ型層で囲んだ第５図のような実施例で得られ
た値60mVに比べると、この点ではやや性能が劣る。とこ
ろが本実施例によるMESFETで構成した回路のゲート一段
あたりの遅延時間は35psであり、第５図のようにｐ層で
n+周囲の大部分を囲んだ構造に比べ約20％高速となって
いる。これは基板に対する容量が減少したためである。
さらにｐ型バリア層のない従来構造と比較すると、遅延
時間の向上は40％にものぼる。また、n+周囲のごとく一
部の基板との接面に浅くｐを形成する構造（第６図）で
は閾値電圧シフト量200mV,遅延時間は40psであり、本実
施例においてはこの構造よりも高い性能が得られた。
本発明は第２図（ａ）（ｂ）で説明したソース・ドレイ
ン領域14,15を形成するイオン注入工程と、ゲート電極
側壁形成の工程を逆にすることができる。その場合には
第３図に示されるようにｐ型領域が広がり、ポテンシャ
ルバリアとしての効力が強まる。この方法によればチャ
ネル領域のｎ型層12と基板11との境界部分にｐ型層16が
形成されるように、ｐ型層形成のためのイオン注入の加
速電圧、ドーズ量さらにイオン種を運ぶことにより、高
性能FETを実現することが可能となる。
ン領域14,15を形成するイオン注入工程と、ゲート電極
側壁形成の工程を逆にすることができる。その場合には
第３図に示されるようにｐ型領域が広がり、ポテンシャ
ルバリアとしての効力が強まる。この方法によればチャ
ネル領域のｎ型層12と基板11との境界部分にｐ型層16が
形成されるように、ｐ型層形成のためのイオン注入の加
速電圧、ドーズ量さらにイオン種を運ぶことにより、高
性能FETを実現することが可能となる。
第１図は本発明の一実施例のGaAs−MESFETを示す図、第
２図（ａ）〜（ｅ）はその製造工程を説明するための
図、第３図は他の実施例のGaAs−MESFETを示す図、第４
図、第５図及び第６図は従来のGaAs−MESFETを示す図で
ある。 11……半絶縁性GaAs基板、12……ｎ型動作層、13……シ
ョットキー・ゲート電極、14……n+型ソース領域、15…
…n+型ドレイン領域、16,17……ｐ型バリア層、18……
ソース電極、19……ドレイン電極、20……SiO2膜、21…
…SiN膜、22……Ｎ型層。
２図（ａ）〜（ｅ）はその製造工程を説明するための
図、第３図は他の実施例のGaAs−MESFETを示す図、第４
図、第５図及び第６図は従来のGaAs−MESFETを示す図で
ある。 11……半絶縁性GaAs基板、12……ｎ型動作層、13……シ
ョットキー・ゲート電極、14……n+型ソース領域、15…
…n+型ドレイン領域、16,17……ｐ型バリア層、18……
ソース電極、19……ドレイン電極、20……SiO2膜、21…
…SiN膜、22……Ｎ型層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 望月 正生 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (72)発明者 井上 智利 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (56)参考文献 特開 昭53−76676（ＪＰ，Ａ) 特開 昭47−23179（ＪＰ，Ａ) 特開 昭61−101080（ＪＰ，Ａ) 特開 昭61−222177（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半絶縁性化合物半導体基板とこの基板の表
面部に形成された第１導電型の動作層と、この動作層上
に形成されたゲート電極と、このゲート電極を挟んで前
記基板表面部に前記動作層より深く形成された第１導電
型で高不純物濃度のソース及びドレイン領域と、前記ソ
ース・ドレイン領域と前記基板の境界部のうち前記ゲー
ト電極両端部下のみに、前記ソース・ドレイン領域より
深く形成された一対の第２導電型のバリア層が設けられ
たことを特徴とする電界効果型半導体装置。 - 【請求項２】前記半絶縁性化合物半導体基板は半絶縁性
GaAs基板であり、前記ゲート電極は動作層との間でショ
ットキー障壁を形成する特許請求の範囲第１項記載の電
界効果型半導体装置。 - 【請求項３】半絶縁性化合物半導体基板の表面部に第１
導電型の動作層を形成する工程と、前記動作層上にゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て第１導電型で高不純物濃度のソース及びドレイン領域
を形成する工程と、ゲート電極に側壁膜を形成したの
ち、前記側壁膜と別の膜を形成し、さらにゲート電極と
前記側壁膜の上部を露出させたのち前記側壁膜を取り除
いてこの部分を開口部とする工程と、別の不純物のイオ
ン注入により前記ゲート電極側部下方の第１導電型と基
板との接合部にソース及びドレイン領域よりも深く第２
導電型のバリア層を形成する工程とを備えたことを特徴
とする電界効果型半導体装置の製造方法。 - 【請求項４】前記側壁膜形成の工程をソース・ドレイン
領域形成の前に行い、前記側壁膜をマスクとしてソース
・ドレイン領域を形成する特許請求の範囲第３項記載の
電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048652A JPH07123128B2 (ja) | 1986-03-07 | 1986-03-07 | 電界効果型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048652A JPH07123128B2 (ja) | 1986-03-07 | 1986-03-07 | 電界効果型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62206884A JPS62206884A (ja) | 1987-09-11 |
| JPH07123128B2 true JPH07123128B2 (ja) | 1995-12-25 |
Family
ID=12809286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61048652A Expired - Lifetime JPH07123128B2 (ja) | 1986-03-07 | 1986-03-07 | 電界効果型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123128B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935187B2 (ja) * | 1976-12-17 | 1984-08-27 | 日本電気株式会社 | 電力用高耐圧電界効果トランジスタ |
| JP2550013B2 (ja) * | 1984-10-24 | 1996-10-30 | 株式会社日立製作所 | 電界効果トランジスタ |
| JPS61222177A (ja) * | 1985-03-27 | 1986-10-02 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
-
1986
- 1986-03-07 JP JP61048652A patent/JPH07123128B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62206884A (ja) | 1987-09-11 |
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