JPH0714036B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0714036B2 JPH0714036B2 JP23362486A JP23362486A JPH0714036B2 JP H0714036 B2 JPH0714036 B2 JP H0714036B2 JP 23362486 A JP23362486 A JP 23362486A JP 23362486 A JP23362486 A JP 23362486A JP H0714036 B2 JPH0714036 B2 JP H0714036B2
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- insulating film
- memory device
- film
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 9
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 9
- 238000003860 storage Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔従来の技術〕 本発明は半導体記憶装置に関し、特にプログラム可能な
読出し専用記憶素子を含む半導体記憶装置に関する。
読出し専用記憶素子を含む半導体記憶装置に関する。
プログラム可能な読出し専用記憶素子（以下PROMとい
う）は、その用途からみて特に記憶容量の高密度と確実
なプログラムが望まれている。
う）は、その用途からみて特に記憶容量の高密度と確実
なプログラムが望まれている。
第３図は従来の接合破壊型PROMセルの一例の断面図であ
る。
る。
Ｐ型シリコン基板１にＮ型埋込層２を形成し、Ｎ型エピ
タキシャル層３を堆積し、エピタキシャル層３にＰ型ベ
ース領域４及びＮ型エミッタ領域５を順次設ける。この
間、二つのPN接合8,9が形成される。書込みに当っては
背中合せに接続されたPN接合8,9に過電流を流し込むこ
とにより、逆方向にバイアスされたPN接合９を破壊し、
順方向のPN接合８のみを残すことにより情報を書込む。
タキシャル層３を堆積し、エピタキシャル層３にＰ型ベ
ース領域４及びＮ型エミッタ領域５を順次設ける。この
間、二つのPN接合8,9が形成される。書込みに当っては
背中合せに接続されたPN接合8,9に過電流を流し込むこ
とにより、逆方向にバイアスされたPN接合９を破壊し、
順方向のPN接合８のみを残すことにより情報を書込む。
しかし、従来の構造ではベース領域４の内側にエミッタ
領域５を形成しなければならないことから、単位記憶素
子当りの占有面積が大きくなり、記憶容量の高密度化が
難かしいという問題が生じている。
領域５を形成しなければならないことから、単位記憶素
子当りの占有面積が大きくなり、記憶容量の高密度化が
難かしいという問題が生じている。
また、二つのPN接合８と９との間隔（ベース幅）が比較
的狭く、そのため比較的電流増幅率（hFE）が大きくな
り、記憶素子間に寄生サイリスタ効果（寄生PNPN効果）
が起り、書込み電流が漏れるため書込み歩留り及び信頼
性を低下するという問題が生じている。
的狭く、そのため比較的電流増幅率（hFE）が大きくな
り、記憶素子間に寄生サイリスタ効果（寄生PNPN効果）
が起り、書込み電流が漏れるため書込み歩留り及び信頼
性を低下するという問題が生じている。
第４図は従来の接合破壊型PROMの等価回路図である。
第４図に示すように、寄生サイリスタ50の効果が起る
と、点線で示す電流通路51、即ち記憶素子Q00，寄生サ
イリスタ50、記憶素子Q01、Q11を介在する通路で、書込
み電流が漏れ出し、本来は実線で示すような電流通路52
に書込み電流が漏れて、書込まれるべき記憶素子Q10が
書込まれなかったり、書込み不足による不良が発生し、
書込み歩取り及び信頼性を低下させることになるという
問題を生ずる。
と、点線で示す電流通路51、即ち記憶素子Q00，寄生サ
イリスタ50、記憶素子Q01、Q11を介在する通路で、書込
み電流が漏れ出し、本来は実線で示すような電流通路52
に書込み電流が漏れて、書込まれるべき記憶素子Q10が
書込まれなかったり、書込み不足による不良が発生し、
書込み歩取り及び信頼性を低下させることになるという
問題を生ずる。
本発明の特徴は、一導電型の半導体基板と、該半導体基
板に選択的に設けられた逆導電型の埋込層と、該埋込層
上に設けられた逆導電型半導体層と、該逆導電型半導体
層を絶縁分離する絶縁分離膜と、絶縁分離された前記逆
導電型半導体層のうちの少くとも一つに設けられた一導
電型半導体層と、該一導電型半導体層の表面に形成され
た窪みと、該一導電型半導体層の表面の該窪みに設けら
れた絶縁膜と、該絶縁膜上に設けられた金属電極とを含
んで構成され、前記窪みのコーナー部における前記絶縁
膜を破壊または非破壊することにより情報を記憶する記
憶素子を有する半導体記憶装置にある。
板に選択的に設けられた逆導電型の埋込層と、該埋込層
上に設けられた逆導電型半導体層と、該逆導電型半導体
層を絶縁分離する絶縁分離膜と、絶縁分離された前記逆
導電型半導体層のうちの少くとも一つに設けられた一導
電型半導体層と、該一導電型半導体層の表面に形成され
た窪みと、該一導電型半導体層の表面の該窪みに設けら
れた絶縁膜と、該絶縁膜上に設けられた金属電極とを含
んで構成され、前記窪みのコーナー部における前記絶縁
膜を破壊または非破壊することにより情報を記憶する記
憶素子を有する半導体記憶装置にある。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の断面図である。
Ｐ型シリコン基板１にN+型埋込層２を設け、シリコン基
板表面にN-型エピタキシャル層３を堆積する。このエピ
タキシャル層３を二酸化シリコン層６で複数の島領域に
絶縁分離する。一つの島領域には一つの埋込層２が含ま
れる。一つの島領域の中にも二酸化シリコン層６を設け
てエピタキシャル層３を分離する。分離されたエピタキ
シャル層３のうち記憶素子を形成する島領域にＰ型ベー
ス領域４を設ける。これらのベース領域４に窪みを設
け、その窪みを覆うように薄い絶縁膜11を設ける。その
上に金属電極７を形成する。同時に、ベース領域４及び
絶縁膜11を設けなかったエピタキシャル層の島の上にも
金属電極73を設ける。
板表面にN-型エピタキシャル層３を堆積する。このエピ
タキシャル層３を二酸化シリコン層６で複数の島領域に
絶縁分離する。一つの島領域には一つの埋込層２が含ま
れる。一つの島領域の中にも二酸化シリコン層６を設け
てエピタキシャル層３を分離する。分離されたエピタキ
シャル層３のうち記憶素子を形成する島領域にＰ型ベー
ス領域４を設ける。これらのベース領域４に窪みを設
け、その窪みを覆うように薄い絶縁膜11を設ける。その
上に金属電極７を形成する。同時に、ベース領域４及び
絶縁膜11を設けなかったエピタキシャル層の島の上にも
金属電極73を設ける。
上記の薄い絶縁膜11に書込み電圧を印加して絶縁破壊す
ることにより電極７とベース領域４とを短絡させて情報
を記憶させるのである。
ることにより電極７とベース領域４とを短絡させて情報
を記憶させるのである。
第２図（ａ）〜（ｅ）は本発明の半導体記憶装置の製造
方法を説明するための工程順に示した半導体チップの断
面図である。
方法を説明するための工程順に示した半導体チップの断
面図である。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
に選択的にＮ型埋込層２を形成し、次に、シリコン基板
１の表面にＮ型エピタキシャル層３を形成し、その表面
を酸化して二酸化シリコン層６を形成する。
に選択的にＮ型埋込層２を形成し、次に、シリコン基板
１の表面にＮ型エピタキシャル層３を形成し、その表面
を酸化して二酸化シリコン層６を形成する。
次に、第２図（ｂ）に示すように、選択的に二酸化シリ
コン層６を通してＰ型不純物をイオン注入した後、アニ
ールを行ない、Ｐ型ベース領域４を形成する。
コン層６を通してＰ型不純物をイオン注入した後、アニ
ールを行ない、Ｐ型ベース領域４を形成する。
次に、第２図（ｃ）に示すように、二酸化シリコン層６
及びベース領域４の主表面上のシリコン層を選択的にエ
ッチングし、開孔部12を形成する。
及びベース領域４の主表面上のシリコン層を選択的にエ
ッチングし、開孔部12を形成する。
次に、第２図（ｄ）に示すように、その表面上に薄く制
御した絶縁膜11を形成する。この絶縁膜11は開孔部12を
酸化して二酸化シリコンとするか、さらにその上に多結
晶シリコンを堆積するか、または開孔部12上に他の絶縁
膜（例えば窒化シリコン膜，多結晶シリコン層等）を堆
積しても実現できる。
御した絶縁膜11を形成する。この絶縁膜11は開孔部12を
酸化して二酸化シリコンとするか、さらにその上に多結
晶シリコンを堆積するか、または開孔部12上に他の絶縁
膜（例えば窒化シリコン膜，多結晶シリコン層等）を堆
積しても実現できる。
次に、第２図（ｅ）に示すようにその表面上に金属を堆
積し、その金属を選択的に除去し、金属電極７を形成す
る。
積し、その金属を選択的に除去し、金属電極７を形成す
る。
本実施例は、ベース領域４に窪みのある薄く制御された
絶縁膜11に書込み電圧を印加して、窪みのコーナー部13
を絶縁破壊することにより、金属電極７の金属をベース
領域４と短絡させて、情報を記憶させるものである。例
えば、絶縁膜11が熱酸化によって形成された二酸化シリ
コンの場合、その膜厚が300Åのとき、破壊電圧がおよ
そ7Vになる。
絶縁膜11に書込み電圧を印加して、窪みのコーナー部13
を絶縁破壊することにより、金属電極７の金属をベース
領域４と短絡させて、情報を記憶させるものである。例
えば、絶縁膜11が熱酸化によって形成された二酸化シリ
コンの場合、その膜厚が300Åのとき、破壊電圧がおよ
そ7Vになる。
本発明の半導体記憶素子は、簡単な構造を有し、単位記
憶素子当りの占有面積が二酸化シリコン層６の開孔部12
の面積（第２図（ｃ））によって決まり、最近の微細加
工技術によれば、この開孔部12の面積は1.5×1.5μm2と
なり、ベース領域４の大きさは６×６μm2程度となる。
これに対して、従来の記憶素子では第３図に示すよう
に、ベース領域４の内側にエミッタを形成し、さらにそ
の内側にエミッタの開孔部12を形成しなければならない
ことから、ベース領域４の大きさが10×10μm2程度とな
る。従って、本発明によれば単位記憶素子当りの占有面
積が従来に比べて大幅に低減でき、よって記憶容量の高
密度化が図れる。
憶素子当りの占有面積が二酸化シリコン層６の開孔部12
の面積（第２図（ｃ））によって決まり、最近の微細加
工技術によれば、この開孔部12の面積は1.5×1.5μm2と
なり、ベース領域４の大きさは６×６μm2程度となる。
これに対して、従来の記憶素子では第３図に示すよう
に、ベース領域４の内側にエミッタを形成し、さらにそ
の内側にエミッタの開孔部12を形成しなければならない
ことから、ベース領域４の大きさが10×10μm2程度とな
る。従って、本発明によれば単位記憶素子当りの占有面
積が従来に比べて大幅に低減でき、よって記憶容量の高
密度化が図れる。
また、従来の接合破壊型PROMの記憶素子は、ベース開放
のバイポーラトランジスタ構造になっているため、記憶
素子間に干渉、すなわち、寄生サイリスタ効果が起り、
書込み歩留り及び信頼性を低下させる原因になってい
る。
のバイポーラトランジスタ構造になっているため、記憶
素子間に干渉、すなわち、寄生サイリスタ効果が起り、
書込み歩留り及び信頼性を低下させる原因になってい
る。
ところが、本発明によれば、記憶素子内にエミッタ領域
が存在せず、代りにＰ型ベース領域４の上に絶縁膜11が
存在するため、記憶素子間に干渉が起らず、書込み歩留
りの良い信頼性の高い記憶素子が得られる。
が存在せず、代りにＰ型ベース領域４の上に絶縁膜11が
存在するため、記憶素子間に干渉が起らず、書込み歩留
りの良い信頼性の高い記憶素子が得られる。
以上説明したように本発明は、薄く制御した絶縁膜がベ
ース領域と電極の間に挟まれた、簡単な構造になってい
るため、単位記憶素子当りの占有面積の低減化が図ら
れ、よって記憶容量の高密度化が可能となり、また記憶
素子間に働く寄生サイリスタ効果を無くすことにより確
実なプログラムが可能となり、書込み歩留り及び信頼性
が向上した半導体記憶装置が得られるという効果があ
る。また、ベース領域の表面に窪みを形成しそこに絶縁
膜を設けているから、窪みのコーナー部における電界集
中により絶縁膜の所定の絶縁破壊を容易に行なうことが
できる。
ース領域と電極の間に挟まれた、簡単な構造になってい
るため、単位記憶素子当りの占有面積の低減化が図ら
れ、よって記憶容量の高密度化が可能となり、また記憶
素子間に働く寄生サイリスタ効果を無くすことにより確
実なプログラムが可能となり、書込み歩留り及び信頼性
が向上した半導体記憶装置が得られるという効果があ
る。また、ベース領域の表面に窪みを形成しそこに絶縁
膜を設けているから、窪みのコーナー部における電界集
中により絶縁膜の所定の絶縁破壊を容易に行なうことが
できる。
第１図は本発明の一実施例の断面図、第２図（ａ）〜
（ｅ）は第１図に示す実施例の製造方法を説明するため
の工程順に示した半導体チップの断面図、第３図は従来
の接合破壊型PROMの記憶素子の一例を示す断面図、第４
図は従来の接合破壊型PROMの等価回路図である。 １…Ｐ型シリコン基板、２…Ｎ型埋込層、３…Ｎ型エピ
タキシャル層、４…Ｐ型ベース領域、５…Ｎ型エミッタ
領域、６…二酸化シリコン層、7,73…金属電極、8,9…P
N接合、10…Ｎ型コレクタ領域、11…絶縁膜、12…開孔
部、13…窪みのコーナー部、50…寄生サイリスタ、51,5
2…電流通路、Q00，Q01，Q10，Q11…単位記憶素子、
X0，X1…ワード線、Y0，Y1…デジット線。
（ｅ）は第１図に示す実施例の製造方法を説明するため
の工程順に示した半導体チップの断面図、第３図は従来
の接合破壊型PROMの記憶素子の一例を示す断面図、第４
図は従来の接合破壊型PROMの等価回路図である。 １…Ｐ型シリコン基板、２…Ｎ型埋込層、３…Ｎ型エピ
タキシャル層、４…Ｐ型ベース領域、５…Ｎ型エミッタ
領域、６…二酸化シリコン層、7,73…金属電極、8,9…P
N接合、10…Ｎ型コレクタ領域、11…絶縁膜、12…開孔
部、13…窪みのコーナー部、50…寄生サイリスタ、51,5
2…電流通路、Q00，Q01，Q10，Q11…単位記憶素子、
X0，X1…ワード線、Y0，Y1…デジット線。
Claims (2)
- 【請求項１】一導電型の半導体基板と、該半導体基板に
選択的に設けられた逆導電型の埋込層と、該埋込層上に
設けられた逆導電型半導体層と、該逆導電型半導体層を
絶縁分離する絶縁分離膜と、絶縁分離された前記逆導電
型半導体層のうちの少くとも一つに設けられた一導電型
半導体層と、該一導電型半導体層の表面に形成された窪
みと、該一導電型半導体層の表面の該窪みに設けられた
絶縁膜と、該絶縁膜上に設けられた金属電極とを含んで
構成され、前記窪みのコーナー部における前記絶縁膜を
破壊または非破壊することにより情報を記憶する記憶素
子を有することを特徴とする半導体記憶装置。 - 【請求項２】前記絶縁膜が酸化シリコン、窒化シリコ
ン、多結晶シリコンから成る群から選ばれた少くとも一
種である特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23362486A JPH0714036B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23362486A JPH0714036B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6387764A JPS6387764A (ja) | 1988-04-19 |
| JPH0714036B2 true JPH0714036B2 (ja) | 1995-02-15 |
Family
ID=16957963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23362486A Expired - Lifetime JPH0714036B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714036B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59103369A (ja) * | 1982-12-06 | 1984-06-14 | Nec Corp | 半導体装置 |
| JPS59132161A (ja) * | 1983-01-18 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-09-30 JP JP23362486A patent/JPH0714036B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6387764A (ja) | 1988-04-19 |
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