JPH0714142B2 - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH0714142B2 JPH0714142B2 JP1246205A JP24620589A JPH0714142B2 JP H0714142 B2 JPH0714142 B2 JP H0714142B2 JP 1246205 A JP1246205 A JP 1246205A JP 24620589 A JP24620589 A JP 24620589A JP H0714142 B2 JPH0714142 B2 JP H0714142B2
- Authority
- JP
- Japan
- Prior art keywords
- preset
- pulse
- data
- value
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はモータのフィードバック制御システムに位置指
令を与えるためのシリアルパルスを均等間隔で発生する
パルス発生回路の改良に関するものである。
令を与えるためのシリアルパルスを均等間隔で発生する
パルス発生回路の改良に関するものである。
＜従来の技術＞ 従来、このようなパルス発生回路としては、本出願人よ
る特願昭63−182536号の出願明細書に記載されたものが
ある。
る特願昭63−182536号の出願明細書に記載されたものが
ある。
この明細書には、今回のサンプリング周期中に次回のサ
ンプリング周期における出力パルスのパルス数とパルス
レートをプリセットしておくプリセットバッファを１つ
ずつ設けたパルス発生回路が記載されている。このパル
スを発生回路では、マイクロプロセッサ（以下、μＰと
する）でパルス数とパルスレートを予め設定しておくこ
とができるため、設定タイミングの遅れが出力パルスに
影響を与えることがないというメリトがある。
ンプリング周期における出力パルスのパルス数とパルス
レートをプリセットしておくプリセットバッファを１つ
ずつ設けたパルス発生回路が記載されている。このパル
スを発生回路では、マイクロプロセッサ（以下、μＰと
する）でパルス数とパルスレートを予め設定しておくこ
とができるため、設定タイミングの遅れが出力パルスに
影響を与えることがないというメリトがある。
＜発明が解決しようとする課題＞ しかし、このように改善されたパルス発生回路でも、μ
Ｐでパルス数とパルスレートを算出するときに用いるサ
ンプリング周期と、実際の出力パルスのサンプリング周
期との間には若干の誤差があるため、算出したパルスレ
ートで算出した数のパルスを発生すると、パルス発生の
完了時点が遅れることがある。このため、新しいサンプ
リング周期に入ったときに、μＰがプリセットバッファ
に新しいデータをプリセットできる時点も遅れる。連続
してパルスを出力する場合、この遅れが積算されると結
果として１周期にわたってパルスが出力されなくなるこ
とにもなる。
Ｐでパルス数とパルスレートを算出するときに用いるサ
ンプリング周期と、実際の出力パルスのサンプリング周
期との間には若干の誤差があるため、算出したパルスレ
ートで算出した数のパルスを発生すると、パルス発生の
完了時点が遅れることがある。このため、新しいサンプ
リング周期に入ったときに、μＰがプリセットバッファ
に新しいデータをプリセットできる時点も遅れる。連続
してパルスを出力する場合、この遅れが積算されると結
果として１周期にわたってパルスが出力されなくなるこ
とにもなる。
本発明はこのような問題点を解決するためになされたも
のであり、パルス発生回路内部でパルスレートデータを
増減する機能をもっていて、μＰからのデータ設定に対
し、絶えず所定の時間前にプリセットバッファがレディ
状態になっているパルス発生回路を実現することを目的
とする。
のであり、パルス発生回路内部でパルスレートデータを
増減する機能をもっていて、μＰからのデータ設定に対
し、絶えず所定の時間前にプリセットバッファがレディ
状態になっているパルス発生回路を実現することを目的
とする。
＜課題を解決するための手段＞ 本発明は、 １サンプリング周期中の出力パルス数のデータがプリセ
ットされ、後述するDDA回路がデータをラッチしところ
で今回のサンプリング周期中に次回のサンプリング周期
の出力パルス数のデータがプリセットされる第１のプリ
セットバッファと、 出力パルスのパルスレートのデータがプリセットされ、
後述するDDA回路がデータをラッチしたところで今回の
サンプリング周期中に次回のサンプリング周期のパルス
レートのデータがプリセットされる第２のプリセットバ
ッファと、 前記第１のプリセットバッファのプリセット値がセット
され、パルスが出力される毎にカウントが変動し、セッ
ト値だけカウントが変動したところでカウントアップ信
号を発生するカウントと、 前記第２のプリセットバッファのプリセット値に対応し
た最適なパルスレート値を与えるデータが格納されたメ
モリと、 前記カウンタにプリセット値がセットされると、前記第
２のプリセットバッファのプリセット値をアドレスにし
て前記メモリから最適なパルスレート値を読み出すコン
トローラと、 このコントローラが読出したパルスレート値をラッチ
し、このパルスレート値に応じた周期で出力パルスとな
る桁上がり信号を発生するDDA回路と、 前記カウントアップ信号が発生したときに桁上がり信号
の通過を禁止して出力パルスの発生を終了させるゲート
と、 前記第２のプリセットバッファに前段に設けられてい
て、パルス出力が完了してから次のサンプリング周期で
第２のプリセットバッファへのプリセットが開始するま
での時間を計測し、計測値に応じて第２のプリセットバ
ッファにプリセットする値を制御するレートデータ制御
回路、 を具備したことを特徴とするパルス発生回路である。
ットされ、後述するDDA回路がデータをラッチしところ
で今回のサンプリング周期中に次回のサンプリング周期
の出力パルス数のデータがプリセットされる第１のプリ
セットバッファと、 出力パルスのパルスレートのデータがプリセットされ、
後述するDDA回路がデータをラッチしたところで今回の
サンプリング周期中に次回のサンプリング周期のパルス
レートのデータがプリセットされる第２のプリセットバ
ッファと、 前記第１のプリセットバッファのプリセット値がセット
され、パルスが出力される毎にカウントが変動し、セッ
ト値だけカウントが変動したところでカウントアップ信
号を発生するカウントと、 前記第２のプリセットバッファのプリセット値に対応し
た最適なパルスレート値を与えるデータが格納されたメ
モリと、 前記カウンタにプリセット値がセットされると、前記第
２のプリセットバッファのプリセット値をアドレスにし
て前記メモリから最適なパルスレート値を読み出すコン
トローラと、 このコントローラが読出したパルスレート値をラッチ
し、このパルスレート値に応じた周期で出力パルスとな
る桁上がり信号を発生するDDA回路と、 前記カウントアップ信号が発生したときに桁上がり信号
の通過を禁止して出力パルスの発生を終了させるゲート
と、 前記第２のプリセットバッファに前段に設けられてい
て、パルス出力が完了してから次のサンプリング周期で
第２のプリセットバッファへのプリセットが開始するま
での時間を計測し、計測値に応じて第２のプリセットバ
ッファにプリセットする値を制御するレートデータ制御
回路、 を具備したことを特徴とするパルス発生回路である。
＜作用＞ このような本発明では、出力パルスのパルスレートのデ
ータがプリセットされるプリセットバッファの前段にレ
ートデータ制御回路を設け、この回路によりパルスレー
ト値を制御して、μＰからのデータ設定に対し、絶えず
所定の時間前にプリセットバッファをレディ状態にす
る。
ータがプリセットされるプリセットバッファの前段にレ
ートデータ制御回路を設け、この回路によりパルスレー
ト値を制御して、μＰからのデータ設定に対し、絶えず
所定の時間前にプリセットバッファをレディ状態にす
る。
＜実施例＞ 以下、図面を用いて本発明を説明する。
第１図は本発明にかかるパルス発生回路の一実施例の構
成図である。
成図である。
図で、１は１サンプリング周期中の出力パルス数のデー
タがプリセットされるプリセットバッファである。プリ
セット値は、μＰ（図示せず）から８ビットのデータバ
スIDB0〜７を経由して与えられる。プリセット値のビッ
ト数がデータバスのビット数よりも大きいため、上位バ
イトロード信号▲▼と下位バイトロード信
号▲▼を使い分けて時分割にセットを行
う。このバッファには今回のサンプリング周期中に次回
のサンプリング周期の出力パルス数がプリセットされ
る。
タがプリセットされるプリセットバッファである。プリ
セット値は、μＰ（図示せず）から８ビットのデータバ
スIDB0〜７を経由して与えられる。プリセット値のビッ
ト数がデータバスのビット数よりも大きいため、上位バ
イトロード信号▲▼と下位バイトロード信
号▲▼を使い分けて時分割にセットを行
う。このバッファには今回のサンプリング周期中に次回
のサンプリング周期の出力パルス数がプリセットされ
る。
11は出力パルスのパルスレートのデータがプリセットさ
れるプリセットバッファである。パルスレートのデータ
も出力パルス数のデータと同様に、データバスIDB0〜７
を用いて上位バイトロード信号▲▼と下
位バイトロード信号▲▼を使い分けてセ
ットされる。また、今回のサンプリング周期中に次回の
サンプリング周期のパルスレートがセットされる。
れるプリセットバッファである。パルスレートのデータ
も出力パルス数のデータと同様に、データバスIDB0〜７
を用いて上位バイトロード信号▲▼と下
位バイトロード信号▲▼を使い分けてセ
ットされる。また、今回のサンプリング周期中に次回の
サンプリング周期のパルスレートがセットされる。
２はダウンカウンタであり、プリセットバッファ１のプ
リセット値がセットされ、パルスが出力される毎にダウ
ンカウントし、カウントが０になったところでカウント
アップ信号を出力する。カウントアップ信号が発生した
後にプリセットバッファ１から次回の出力パルス数のデ
ータがセットされる。
リセット値がセットされ、パルスが出力される毎にダウ
ンカウントし、カウントが０になったところでカウント
アップ信号を出力する。カウントアップ信号が発生した
後にプリセットバッファ１から次回の出力パルス数のデ
ータがセットされる。
３は出力パルス数のデータの最上位ビットを取出してパ
ルスの方向を示す信号SIGNを保持して出力するラッチで
ある。出力パルスでモータを駆動する場合は、SIGN信号
はモータの回転方向を決める信号となる。
ルスの方向を示す信号SIGNを保持して出力するラッチで
ある。出力パルスでモータを駆動する場合は、SIGN信号
はモータの回転方向を決める信号となる。
４はメモリであり、プリセットバッファ11のプリセット
値をアドレスにして、プリセット値に応じた最適なパル
スレート値のデータが格納されている。メモリ４として
はROMが用いられる。メモリ４へのアドレスは15ビット
のアドレスバスRA0〜14により与えられる。
値をアドレスにして、プリセット値に応じた最適なパル
スレート値のデータが格納されている。メモリ４として
はROMが用いられる。メモリ４へのアドレスは15ビット
のアドレスバスRA0〜14により与えられる。
５はステータスバッファであり、ステータス読込み信号
▲▼によりプリセットバッファ１と11からの
ステータス信号▲▼と▲▼
を読み込む。
▲▼によりプリセットバッファ１と11からの
ステータス信号▲▼と▲▼
を読み込む。
６はコントロールロジックであり、クロック信号CLOCK
で与えられるタイミングで動作し、プリセットバッファ
１からダウンカウンタ２へのセット値の格納、メモリ４
からのデータの読出し制御等を行う。
で与えられるタイミングで動作し、プリセットバッファ
１からダウンカウンタ２へのセット値の格納、メモリ４
からのデータの読出し制御等を行う。
７ははレートラッチ、８は全加算器、９はラッチで、こ
れらによりDDA（Digital Differential Adder）を構
成している。
れらによりDDA（Digital Differential Adder）を構
成している。
レートラッチ７は、メモリ４から読出されたデータをラ
ッチし出力する。読出しデータは８ビットのデータバス
RD0〜７により転送される。
ッチし出力する。読出しデータは８ビットのデータバス
RD0〜７により転送される。
メモリ４から読み出すデータのビット数は８ビットより
も大きいため、メモリ４に与えられる読出しアドレスの
最下位ビットの状態に応じて上位ビットと下位ビットの
読出しを分けて行う。この最下位ビットはアドレスバス
RA0により転送される。
も大きいため、メモリ４に与えられる読出しアドレスの
最下位ビットの状態に応じて上位ビットと下位ビットの
読出しを分けて行う。この最下位ビットはアドレスバス
RA0により転送される。
また、レートラッチ７にラッチするデータのビット数は
８ビットよりも大きいため、このデータのラッチは下位
バイトロード信号▲▼と上位バイトロード
信号▲▼を用いて時分割に行なう。▲
▼と▲▼はコントロールロジック
６が発生する。
８ビットよりも大きいため、このデータのラッチは下位
バイトロード信号▲▼と上位バイトロード
信号▲▼を用いて時分割に行なう。▲
▼と▲▼はコントロールロジック
６が発生する。
全加算器８はレートラッチ７とラッチ９の出力を加算
し、加算値をラッチ９に与える。
し、加算値をラッチ９に与える。
ラッチ９には、全加算器８の加算値とコントロールロジ
ック６からのクロックCLK1が与えられている。ラッチ９
は、クロックCLK1のタイミングで全加算器８の加算値を
ラッチし加算値を全加算器８の入力部に帰還する。
ック６からのクロックCLK1が与えられている。ラッチ９
は、クロックCLK1のタイミングで全加算器８の加算値を
ラッチし加算値を全加算器８の入力部に帰還する。
全加算器８はレートラッチ７とラッチ９の出力を加算
し、加算値をラッチ９に与える。ラッチ９の出力は最上
位ビットが変わる毎に桁上がり信号ADDCY（パルス信
号）が発生する。桁上がり信号ADDCYがDDA回路の出力と
なる。
し、加算値をラッチ９に与える。ラッチ９の出力は最上
位ビットが変わる毎に桁上がり信号ADDCY（パルス信
号）が発生する。桁上がり信号ADDCYがDDA回路の出力と
なる。
クロックCLK1のパルスレートはレートラッチ７にデータ
をラッチするDLATCH信号とULATCH信号のパルスレートよ
りも大きく設定されている。
をラッチするDLATCH信号とULATCH信号のパルスレートよ
りも大きく設定されている。
10はアンドゲートであり、ロジックコントローラ６から
の信号GCにより、ダウンカウンタがカウントアップ信号
を発生する前は桁上がり信号を通過させ、カウントアッ
プ信号が発生すると桁上がり信号の通過を禁止する。ア
ンドゲート10を通過した信号がパルス発生回路の出力パ
ルスになる。
の信号GCにより、ダウンカウンタがカウントアップ信号
を発生する前は桁上がり信号を通過させ、カウントアッ
プ信号が発生すると桁上がり信号の通過を禁止する。ア
ンドゲート10を通過した信号がパルス発生回路の出力パ
ルスになる。
11は本発明の特徴とするところのレートデータ制御回路
であり、プリセットバッファ11の前段に設けられてい
て、前回のサンプリング周期でパルス出力が完了してか
ら次のサンプリング周期でプリセットバッファ11がレデ
ィになるまでの時間を計測し、計測値に応じてプリセッ
トバッファ11にプリセットするパルスレート値を増減す
る。パルスレート値は、バスIDB0〜７により▲
▼と▲▼を使い分けてレートデー
タ制御回路11に与えられる。増減されたパルスレート値
がプリセットバッファ11にプリセットされる。
であり、プリセットバッファ11の前段に設けられてい
て、前回のサンプリング周期でパルス出力が完了してか
ら次のサンプリング周期でプリセットバッファ11がレデ
ィになるまでの時間を計測し、計測値に応じてプリセッ
トバッファ11にプリセットするパルスレート値を増減す
る。パルスレート値は、バスIDB0〜７により▲
▼と▲▼を使い分けてレートデー
タ制御回路11に与えられる。増減されたパルスレート値
がプリセットバッファ11にプリセットされる。
▲▼は、プリセットバッファ1,11、ダウン
カウンタ２、ラッチ3,9、コントロールロジック６、レ
ートラッチ７に与えられるイニシャルリセット信号であ
る。
カウンタ２、ラッチ3,9、コントロールロジック６、レ
ートラッチ７に与えられるイニシャルリセット信号であ
る。
▲▼，▲▼，▲
▼，▲▼，▲▼，▲
▼の信号はμＰから与えられる。
▼，▲▼，▲▼，▲
▼の信号はμＰから与えられる。
次に、このようなパルス発生回路の動作を説明する。
第２図は第１図の回路の各信号のタイムチャートであ
る。
る。
まず、１サンプリング周期中に発生するパルス数のデー
タは、μＰからの▲▼信号と▲
▼信号によりプリセットバッファ１にセットされる。
タは、μＰからの▲▼信号と▲
▼信号によりプリセットバッファ１にセットされる。
このとき、セット値の最上位ビットの内容はラッチ３に
セットされ、これによりパルスの方向を示す信号SIGNが
出力される。
セットされ、これによりパルスの方向を示す信号SIGNが
出力される。
▲▼によるデータのセットが終わると、バ
ッファ書込信号▲▼がハイレベルになり、
これによりコントロールロジック６がクロックCLOCKの
タイミングで動作を開始し、CLOAD信号により出力パル
ス数のデータをダウンカウンタ２にロードする。
ッファ書込信号▲▼がハイレベルになり、
これによりコントロールロジック６がクロックCLOCKの
タイミングで動作を開始し、CLOAD信号により出力パル
ス数のデータをダウンカウンタ２にロードする。
一方では、パルスレートのデータはμＰからの▲
▼信号と▲▼信号のタイミング
によりレートデータ制御回路11で増減制御された後、プ
リセットバッファ11にプリセットされる。この場合、最
初のサンプリング周期の▲▼信号と▲
▼信号のタイミングによりパルスレートデ
ータはレートデータ制御回路11にセットされ、次のサン
プリング周期の▲▼信号と▲
▼信号のタイミングにより増減制御されたパルスレ
ートデータがプリセットバッファ11にプリセットされ
る。
▼信号と▲▼信号のタイミング
によりレートデータ制御回路11で増減制御された後、プ
リセットバッファ11にプリセットされる。この場合、最
初のサンプリング周期の▲▼信号と▲
▼信号のタイミングによりパルスレートデ
ータはレートデータ制御回路11にセットされ、次のサン
プリング周期の▲▼信号と▲
▼信号のタイミングにより増減制御されたパルスレ
ートデータがプリセットバッファ11にプリセットされ
る。
パルスレートデータのプリセットバッファ11へのプリセ
ットが終わると、バッファ書込信号▲▼
がハイレベルになり、これによりコントロールロジック
６はROMOE信号によりメモリ４へのアクセスを可能にす
る。
ットが終わると、バッファ書込信号▲▼
がハイレベルになり、これによりコントロールロジック
６はROMOE信号によりメモリ４へのアクセスを可能にす
る。
ここで、プリセットバッファ11のプリセット値をアドレ
スにしてメモリ４から全加算器８の初期値すなわち最適
な出力パルスレートのデータを読出し、レートラッチ７
にセットする。
スにしてメモリ４から全加算器８の初期値すなわち最適
な出力パルスレートのデータを読出し、レートラッチ７
にセットする。
セットが終わると、コントロールロジック６がクロック
CLK1をラッチ９に与える。これによって全加算器８が動
き出す。
CLK1をラッチ９に与える。これによって全加算器８が動
き出す。
ラッチ９は、全加算器８の出力すなわちレートラッチ７
とラッチ９の出力の加算値をクロックCLK1の周期でラッ
チし出力する。ラッチ９の出力の最上位ビットが変わる
毎に桁上がり信号ADDCYが発生する。ADDCY信号はダウン
カウンタ２でカウントされる。
とラッチ９の出力の加算値をクロックCLK1の周期でラッ
チし出力する。ラッチ９の出力の最上位ビットが変わる
毎に桁上がり信号ADDCYが発生する。ADDCY信号はダウン
カウンタ２でカウントされる。
全加算器８が動き出すと同時に▲▼信号と
▲▼信号がローレベルになり、次回のサ
ンプリング周期の出力パルス数とパルスレートのデータ
がプリセットバッファ１と11に書込み可能になる。次回
のサンプリング周期の出力パルス数とパルスレートのデ
ータの書込みは今回のサンプリング周期のパルス出力が
終了するまでに行なわれる。
▲▼信号がローレベルになり、次回のサ
ンプリング周期の出力パルス数とパルスレートのデータ
がプリセットバッファ１と11に書込み可能になる。次回
のサンプリング周期の出力パルス数とパルスレートのデ
ータの書込みは今回のサンプリング周期のパルス出力が
終了するまでに行なわれる。
ダウンカウンタ２のカウントが０になってカウントアッ
プ信号が発生すると、コントロールロジック６はゲート
10を閉じて今回のサンプリング周期のパルスの出力を終
了する。このとき、プリセットバッファ１に出力パルス
数のデータが書込まれていた場合すなわち▲
▼信号がハイレベルである場合は、前述した出力パル
ス数のデータのダウンカウンタ２へのロード以降の動作
を行う。
プ信号が発生すると、コントロールロジック６はゲート
10を閉じて今回のサンプリング周期のパルスの出力を終
了する。このとき、プリセットバッファ１に出力パルス
数のデータが書込まれていた場合すなわち▲
▼信号がハイレベルである場合は、前述した出力パル
ス数のデータのダウンカウンタ２へのロード以降の動作
を行う。
ここで、レートデータ制御回路11によるパルスレートの
増減制御の動作を説明する。
増減制御の動作を説明する。
パルス発生回路を起動してから最初のサンプリング周期
と２回目のサンプリング周期にμＰから与えられたパル
スレートの設定データに対しては、レートデータ制御回
路11は、 （設定データから求められるサンプリング周期−Δｔ になるように設定したデータを加工してプリセットバッ
ファ11へ送る。ここで、Δｔは設定データから求められ
る周期に比べて十分小さい値で、例えば10μｓ程度であ
る。
と２回目のサンプリング周期にμＰから与えられたパル
スレートの設定データに対しては、レートデータ制御回
路11は、 （設定データから求められるサンプリング周期−Δｔ になるように設定したデータを加工してプリセットバッ
ファ11へ送る。ここで、Δｔは設定データから求められ
る周期に比べて十分小さい値で、例えば10μｓ程度であ
る。
３回目以降のサンプリング周期の設定データに対して
は、レートデータ制御回路11は、 ▲▼信号がローレベルになってから次の
サンプリング周期で▲▼信号がハイレベ
ルになるまでの時間tiを計測する。そして、レートデー
タ制御回路11は計測値が所定の範囲内の値になるように
パルスレート値を増減してプリセットバッファ11に与え
る。
は、レートデータ制御回路11は、 ▲▼信号がローレベルになってから次の
サンプリング周期で▲▼信号がハイレベ
ルになるまでの時間tiを計測する。そして、レートデー
タ制御回路11は計測値が所定の範囲内の値になるように
パルスレート値を増減してプリセットバッファ11に与え
る。
これによって、μＰによるデータ設定が行なわれる時点
よりも所定時間だけ前の時点で常にプリセットバッファ
がレディ状態になる。
よりも所定時間だけ前の時点で常にプリセットバッファ
がレディ状態になる。
なお、ダウンカウンタ２の代わりにアップカウンタを用
いてもよい。
いてもよい。
また、実施例ではプリセットバッファが１段である場合
について説明したが、FIFO（先入れ先出しメモリ）等を
用いてプリセットバッファを２段以上にしてもよい。こ
のようにすることにより、μＰのパルス数設定周期は自
由度が増し、さらに使いやすくなる。
について説明したが、FIFO（先入れ先出しメモリ）等を
用いてプリセットバッファを２段以上にしてもよい。こ
のようにすることにより、μＰのパルス数設定周期は自
由度が増し、さらに使いやすくなる。
また、各バスの転送信号のビット数は実施例で示すもの
以外であってもよい。
以外であってもよい。
［効果］ 本発明によれば、パルスレート値を制御することによ
り、μＰによるデータ設定が行なわれる時点よりも所定
時間だけ前の時点で常にプリセットバッファがレディ状
態になる。これによって、設定データの演算に用いられ
るサンプリング周期と、実際のサンプリング周期との間
に誤差があっても、この誤差はパルス発生回路内部で吸
収される。従って、連続してパルスを出力しても誤差は
積算されない。
り、μＰによるデータ設定が行なわれる時点よりも所定
時間だけ前の時点で常にプリセットバッファがレディ状
態になる。これによって、設定データの演算に用いられ
るサンプリング周期と、実際のサンプリング周期との間
に誤差があっても、この誤差はパルス発生回路内部で吸
収される。従って、連続してパルスを出力しても誤差は
積算されない。
第１図は本発明にかかるパルス発生回路の一実施例の構
成図、第２図は第１図の回路の動作説明図である。 １……第１のプリセットバッファ、11……第２のプリセ
ットバッファ、２……ダウンカウンタ、４……メモリ、
６……コントロールロジック、７……レートラッチ、８
……全加算器、９……ラッチ、10……ゲート、11……レ
ートデータ制御回路。
成図、第２図は第１図の回路の動作説明図である。 １……第１のプリセットバッファ、11……第２のプリセ
ットバッファ、２……ダウンカウンタ、４……メモリ、
６……コントロールロジック、７……レートラッチ、８
……全加算器、９……ラッチ、10……ゲート、11……レ
ートデータ制御回路。
Claims (1)
- 【請求項１】１サンプリング周期中の出力パルス数のデ
ータがプリセットされ、後述するDDA回路がデータをラ
ッチしところで今回のサンプリング周期中に次回のサン
プリング周期の出力パルス数のデータがプリセットされ
る第１のプリセットバッファと、 出力パルスのパルスレートのデータがプリセットされ、
後述するDDA回路がデータをラッチしたところで今回の
サンプリング周期中に次回のサンプリング周期のパルス
レートのデータがプリセットされる第２のプリセットバ
ッファと、 前記第１のプリセットバッファのプリセット値がセット
され、パルスが出力される毎にカウントが変動し、セッ
ト値だけカウントが変動したところでカウントアップ信
号を発生するカウンタと、 前記第２のプリセットバッファのプリセット値に対応し
た最適なパルスレート値を与えるデータが格納されたメ
モリと、 前記カウンタにプリセット値がセットされると、前記第
２のプリセットバッファのプリセット値をアドレスにし
て前記メモリから最適なパルスレート値を読み出すコン
トローラと、 このコントローラが読出したパルスレート値をラッチ
し、このパルスレート値に応じた周期で出力パルスとな
る桁上がり信号を発生するDDA回路と、 前記カウントアップ信号が発生したときに桁上がり信号
の通過を禁止して出力パルスの発生を終了させるゲート
と、 前記第２のプリセットバッファの前段に設けられてい
て、パルス出力が完了してから次のサンプリング周期で
第２のプリセットバッファへのプリセットが開始するま
での時間を計測し、計測値に応じて第２のプリセットバ
ッファにプリセットする値を制御するレートデータ制御
回路、 を具備したことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246205A JPH0714142B2 (ja) | 1989-09-21 | 1989-09-21 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246205A JPH0714142B2 (ja) | 1989-09-21 | 1989-09-21 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108813A JPH03108813A (ja) | 1991-05-09 |
| JPH0714142B2 true JPH0714142B2 (ja) | 1995-02-15 |
Family
ID=17145083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1246205A Expired - Lifetime JPH0714142B2 (ja) | 1989-09-21 | 1989-09-21 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714142B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010041532A (ja) * | 2008-08-07 | 2010-02-18 | Yokogawa Electric Corp | パルスレート変換器 |
-
1989
- 1989-09-21 JP JP1246205A patent/JPH0714142B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03108813A (ja) | 1991-05-09 |
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