JPH0718894B2 - データ比較装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、被測定データを予め設定されている上限値
および下限値と比較して、例えばメモリレコーダの記憶
手段等にトリガ信号を与えるデータ比較装置に関するも
のである。

〔従来の技術〕

被測定データを基準値と比較する際、その基準値が１つ
であれば用いる比較器も１つでよいが、２つの基準値例
えば上限値および下限値と比較する場合、従来では第２
図に示されているように、２つの比較器1,2が用いられ
る。すなわち、一方の比較器１には上限値設定器３によ
り上限値（MAX）が設定され、他方の比較器２には下限
値設定器４によりその下限値（MIN）が設定される。被
測定信号はA/D変換器５にてデジタルデータに変換さ
れ、そのデータＤは比較器1,2の双方に入力される。比
較器１においてはＤ＞MAXのとき、他方比較器２におい
てはＤ＞MINのときトリガ信号が出力され、そのトリガ
信号はオア回路６を介して図示しない例えばメモリレコ
ーダに与えられる。

〔発明が解決しようとする課題〕

上記従来例によれば、上限値、下限値を別々に自由に設
定できるという点では便利であるが、比較器を２つ用い
るという点でコスト的に難がある。

したがって、この発明の目的は、被測定データが２つの
基準値の内か外かを１つの比較器にて判定し得るように
したデータ比較装置を提供することにある。

〔課題を解決するための手段〕

上記した目的を達成するため、この発明においては、第
１図に示されているように、ｎビットのデジタル比較器
10と、該比較器10の一方の入力端子A1〜An側に接続され
るデータ入力用A/D変換器11と、該比較器10の他方の入
力端子B1〜Bn側に接続される比較基準値設定器12とを含
み、上記比較器10の一方の各入力端子A1〜Anと上記A/D
変換器11の各出力端子との間にそれぞれアンド回路C1〜
Cnが接続されるとともに、上記比較器10の他方の各入力
端子B1〜Bnと上記の比較基準値設定器12の各出力端子と
の間にそれぞれアンド回路D1〜Dnが接続され、かつ、同
一のビット順位にある上記A/D変換器11側および上記比
較基準値設定器12側の両アンド回路に同一の制御論理信
号を与える比較範囲設定器13が設けられていることを特
徴としている。

〔作用〕

上記構成によれば、比較基準値設定器12により比較範囲
の下限値が設定され、比較範囲設定器13にて比較範囲の
幅が設定される。例えば、使用する比較器10が８ビット
であるとして、比較基準設定器12より上位２ビットを1,
0、その下位ビット0,1いずれでもよいという（10×××
×××）なるビット信号を比較基準値設定器12側のアン
ド回路D8〜D1に与えるとともに、比較範囲設定器13より
上位２ビットのアンド回路C8,C7,D8,D7には制御論理信
号「１」を、その下位にあるアンド回路C6〜C1,D6〜D1
には制御論理信号「０」を与える（11000000）なるビッ
ト信号を出力すると、比較器10の他方の入力端子B8〜B1
側は（10000000）に固定される。

一方、A/D変換器11からは測定データが供給されるが、
下位６ビットのアンド回路C6〜C1の一方には、比較範囲
設定器13により制御論理信号「０」が与えられているた
め、比較器10の一方の入力端子A8〜A1側の下位６ビット
は常に「０」でその上位２ビットが（00），（01），
（10），（11）となり得る。

したがって、比較器10は双方の入力信号がともに（1000
0000）なる時、一致信号を出力し、それ以外は不一致と
する。ところで、この場合測定データの下位６ビットは
強制的に「０」とされているのであるから、一致とされ
た測定データは（10000000）〜（10111111）の範囲にあ
ることになる。ここで、８ビットのフルスケールは256
であるから、上記の範囲はフルスケールの50％〜75％と
いうことになる。

ちなみに、比較範囲設定器13より上記のように上位２ビ
ットのみを（11）と指定した条件下において、比較基準
設定器12にて上位２ビットを（00）とした場合には０％
〜25％、（01）の場合25％〜50％、（11）の場合75％〜
100％（いずれもフルスケールに対して）ということに
なる。もう一つの例として、比較範囲を50％〜62.5％と
するには、比較範囲設定器13の制御論理信号を（111000
00）とし、比較基準値設定器12の出力を（100××××
×）とすればよい。

〔実 施 例〕

さらに、この発明の実施例を第１図を参照しながら詳細
に説明する。

この実施例においては、例えば８ビットのデジタル比較
器10を備えている。比較器10の一方の入力端子A1〜A8側
にはデータ入力用A/D変換器11が接続され、同比較器10
の他方の入力端子B1〜B8側には比較基準値設定器12が接
続されるのであるが、この場合、それらの間にはアンド
回路C1〜C8,D1〜D8が介装される。なお、各入力端子A,B
において添字１がLSBで、８がMSBである。

アンド回路２は２入力形であり、アンド回路C1〜C8の各
第１入力端ａはA/D変換器11の各出力端に接続され、ま
たそれらの各出力端は上記一方の入力端子A1〜A8に接続
されている。同様に、アンド回路D1〜D8の第１入力端ａ
は比較基準値設定器12の各出力端に接続され、またそれ
らの各出力端は上記他方の入力端子B1〜B8に接続されて
いる。アンド回路C1〜C8,D1〜D8の各第２入力端ｂには
比較範囲設定器13が接続されている。この比較範囲設定
器13からは同一ビット順位にある両方のアンド回路、例
えばC8,D8;C7,D7等に同一の制御論理信号「０」もしく
は「１」が出力される。

ここにおいて、比較基準値設定回路12からアンド回路D8
〜D1の各第１入力端ａに（10××××××）なるビット
信号が与えられ、比較範囲設定器13からアンド回路C8〜
C1;D8〜D1の各第２入力端ｂに（11000000）なる制御論
理信号が印加されると、上記作用の項で説明したよう
に、A/D変換器11の測定データがフルスケールの50％〜7
5％の範囲内にあるかが判定され、範囲内であれば比較
器10の出力10aは例えば「Ｌ」とされ、範囲外の場合は
同出力10aが「Ｈ」とされ、この信号がトリガ信号とし
て図示しないメモリレコーダ等に加えられる。

なお、この実施例では比較器10の各入力端子A8〜A1;B8
〜B1にアンド回路をそれぞれ設けているが、例えば比較
範囲をフルスケールの1/4の一定幅とすれば、比較器は
２ビットの比較器でよいことになり、より回路構成が簡
単になる。また、同実施例とは異なり、ロジック入力で
もよく、その場合にはパターン設定によるトリガ回路と
なる。

〔発明の効果〕

以上説明したように、この発明によれば、１つの比較器
にて測定データを２つの基準値と比較することができ
る。

【図面の簡単な説明】 第１図はこの発明による一実施例を示したブロック線
図、第２図は従来例のブロック線図である。 図中、10は比較器、11はA/D変換器、12は比較基準値設
定回路、13は比較範囲設定回路である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ｎビットのデジタル比較器10と、該比較器
   10の一方の入力端子A1〜An側に接続されるデータ入力用
   A/D変換器11と、該比較器10の他方の入力端子B1〜Bn側
   に接続される比較基準値設定器12とを含み、上記比較器
   10の一方の各入力端子A1〜Anと上記A/D変換器11の各出
   力端子との間にそれぞれアンド回路C1〜Cnが接続される
   とともに、上記比較器10の他方の各入力端子B1〜Bnと上
   記の比較基準値設定器12の各出力端子との間にそれぞれ
   アンド回路D1〜Dnが接続され、かつ、同一のビット順位
   にある上記A/D変換器11側および上記比較基準値設定器1
   2側の両アンド回路に同一の制御論理信号を与える比較
   範囲設定器13が設けられていることを特徴とするデータ
   比較装置。