JPH0719880B2

JPH0719880B2 - 相補型メモリセルマトリックス

Info

Publication number: JPH0719880B2
Application number: JP1486487A
Authority: JP
Inventors: 昌司小山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-01-23
Filing date: 1987-01-23
Publication date: 1995-03-06
Anticipated expiration: 2010-03-06
Also published as: JPS63182849A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は不揮発性半導体記憶装置に関し、特に浮遊ゲー
ト電極を有するMOS型不揮発性半導体記憶装置に関す
る。

〔従来の技術〕

従来から種々の不揮発性半導体記憶装置が研究されてい
るが、それらの中でも特に浮遊ゲート電極を有するMOS
型トランジスタ構造の書込・消去可能不揮発性半導体記
憶装置は、その製造方法の容易さやデータ保持等の信頼
性の高さから種々の製品が実用化されている。特に最近
では各用途に応じてその記憶単位を構成するセル構造に
も種々のものが考案されだしている。

第４図（ａ）は最も基本的なセル構造である１トランジ
スタ型セルの構造を示す図である。この構造を広く普及
しているＮチャネル型のものについて以下に説明する。
このメモリセルは、Ｐ型半導体基板１、Ｎ型ソース・ド
レイン拡散層2a,2b、浮遊ゲート電極４、制御ゲート電
極５で構成されており、記憶は浮遊ゲート電極４内の電
子の蓄積・放出によって行われ、一般に電子蓄積時を書
込状態、電子放出時を消去状態ということが多い。電気
的にはこのセルの蓄積電荷に応じた閾値変動をセルトラ
ンジスタQ_M41の電流変動としてセンスアンプ等で検知し
“1"もしくは“0"状態に対応させて記憶を行う。

第４図（ｂ）は第４図（ａ）に示した構造のＰチャネル
メモリトランジスタとＮチャネルメモリトランジスタを
対にした構造（今後これを浮遊ゲート共有型Ｎチャネル
Ｐチャネルメモリセルと称する）を示す図である。この
メモリセル半導体基板１と反対導電型のソース・ドレイ
ン拡散層2a,2b、基板１と反対導電型のウェル６、ウェ
ル６と反対導電型のソース・ドレイン拡散層3a,3b,Nチ
ャネルメモリトランジスタQ_M43のチャネルおよびＰチャ
ネルメモリトランジスタQ_M42のチャネルを共通して覆う
浮遊ゲート電極４、制御ゲート電極５で構成されてい
る。この構造は特開昭54-78679、特開昭54-27778で公知
となっている。しかしながら、このようなＰチャネルと
Ｎチャネルのメモリトランジスタによりセルアレイを構
成し有効な特徴をもった製品を構成する方法は知られて
いなかった。それは、第４図（ｂ）のセルによりセルア
レイを構成する場合には重大な欠点がある。

以下、この欠点についてこのセルの動作とアレイを構成
したときの例について述べる。

第４図（ｂ）のセルに電子を注入し書込状態にすると第
５図（ａ）に示すようにＮチャネルトランジスタQ_M43、
ＰチャネルトランジスタQ_M42の閾値電圧はそれぞれ上昇
する。Ｐチャネルトランジスタは電子の注入によりノー
マリオン状態になる。

第５図（ｂ）は第４図（ｂ）のセルを使いQ_M51,Q_M53,Q
_M55をＮチャネルトランジスタ、Q_M52,Q_M54,Q_M56をＰチ
ャネルトランジスタとし、ビット線を各ドレイン拡散層
を共通に接続、ワード線を各制御ゲートを共通に接続し
て構成したセルアレイを示す図である。ここで、トラン
ジスタQ_M51,Q_M52のセルを、ワード線を例えばV_DD電位、
Ｐチャネルウェル電位を例えばV_DD電位として選択す
る。このとき書込状態ならばトランジスタQ_M51の閾値は
V_DDより高いためトランジスタQ_M51はオフする。逆に、
トランジスタQ_M52はデプレッション状態であるのでオン
する。他のＮチャネルメモリトランジスタQ_M53,Q_M55は
その書込もしくは消去の状態にかかわらず電流を流さな
い状態にしないとトランジスタQ_M51のオンもしくはオフ
状態が識別できないためワード線電位は、例えば接地電
位等に固定される。このときトランジスタQ_M54において
ソース電位がトランジスタQ_M52と同じくV_DDであればソ
ース・ゲート間制御電圧V_GSは−V_DDであるのでトランジ
スタQ_M54の書込もしくは消去状態にかかわらずトランジ
スタQ_M54がオンしてしまう。そのためビット線にはトラ
ンジスタQ_M52を通る電流とトランジスタQ_M54を通る電流
が共に流れ選択セルの状態が識別できない。そこで、ソ
ース電位をトランジスタQ_M56のように接地電位にするこ
とが考えられる。こうするとトランジスタQ_M56の閾値電
圧はOvであるのでトランジスタQ_M56が消去状態であれば
トランジスタQ_M56はオフしビット線にはトランジスタQ
_M52を通る電流しか流れず識別が可能である。しかし、
トランジスタQ_M56が書込まれていたときはトランジスタ
Q_M56を通り電流が流れやはりトランジスタQ_M52の状態識
別は不可能である。つまり書込状態でノーマリオン型と
なるＰチャネルメモリトランジスタは、電圧V_GSを−V_DD
〜＋V_DDの範囲で如何に変化しても、書込状態では、常
に電流が流れ、選択および非選択セルの識別ができな
い。

〔発明が解決しようとする問題点〕

上述した従来のＰチャネルＮチャネルメモリトランジス
タの複合セルは、セルアレイを構成したときに選択した
番地の情報を識別することができないという欠点があ
る。

〔問題点を解決するための手段〕

本発明の相補型メモリは、浮遊ゲート電極と制御ゲート
電極を有する一導電型の第１のMOS型メモリトランジス
タと、第１のMOS型メモリトランジスタと反対導電型で、か
つ、浮遊ゲート電極と制御ゲート電極が第１のMOS型メ
モリトランジスタの浮遊ゲート電極と制御ゲート電極に
それぞれ接続されている第２のMOS型メモリトランジス
タと、第１のMOS型メモリトランジスタと同一導電型で、かつ
第１のMOS型メモリトランジスタに直列に接続されたノ
ーマリオン型の第１のMOS型トランジスタと、第２のMOS型メモリトランジスタと同一導電型で、かつ
第２のMOS型メモリトランジスタに直列に接続され、か
つゲート電極が第１のMOS型トランジスタのゲート電極
に接続されたノーマリオフ型の第２のMOS型トランジス
タとを有している。

また、本発明のメモリセルマトリックスは浮遊ゲート電
極と制御ゲート電極を有する一導電型の第１のMOS型メ
モリトランジスタと、第１のMOS型メモリトランジスタ
と反対導電型で、かつ浮遊ゲート電極と制御ゲート電極
が第１のMOS型メモリトランジスタの浮遊ゲート電極と
制御ゲート電極にそれぞれ接続されている第２のMOS型
メモリトランジスタと、第１のMOS型メモリトランジス
タと同一導電型で、かつ第１のMOS型メモリトランジス
タに直列に接続されたノーマリオン型の第１のMOS型ト
ランジスタと、第２のMOS型メモリトランジスタと同一
導電型で、かつ第２のMOS型メモリトランジスタに直列
に接続され、かつゲート電極が第１のMOS型トランジス
タのゲート電極に接続されたノーマリオフ型の第２のMO
S型トランジスタとを有する相補型メモリセルを構成単
位としてこれが行列状に配置され、第1,第２のMOS型メモリトランジスタの制御ゲート電極
が行ごとに共通に接続されて、第１のワード線が構成さ
れ、第1,第２のMOS型トランジスタのゲート電極が行ご
とに共通に接続されて第２のワード線が構成され、第１
のMOS型トランジスタのドレイン電極が列ごとに共通に
接続されて第１のビット線が構成され、第２のMOS型ト
ランジスタのドレイン電極が列ごとに共通に接続されて
第２のビット線が構成され、第１のMOS型メモリトラン
ジスタおよび第１のMOS型トランジスタのソース電極お
よび基板電極が共通に十分小さい電圧の第１の電源線に
接続され、第２のMOS型メモリトランジスタおよび第２
のMOS型トランジスタのソース電極および基板電極が共
通に第１および第２のメモリトランジスタの消去時の閾
値電圧の絶対値より大きく、かつ書込時の閾値電圧より
小さい電圧の第２の電源線に接続されている。

〔作用〕

このように、書込状態でノーマリオン型となるメモリト
ランジスタと、ノーマリオフ型のトランジスタでアンド
回路を構成することにより、選択および非選択メモリセ
ルの識別が可能となった。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図（ａ）は本発明の不揮発性半導体記憶装置の一実
施例の回路図、第１図（ｂ）は情報記憶の基本単位であ
るメモリセルの回路図で、第１図（ａ）の半導体記憶装
置はこのメモリセルを使ってセルアレイを構成した例で
ある。

このメモリセルは、浮遊ゲート電極が共通に接続された
ＮチャネルメモリトランジスタQ_M11とＰチャネルメモリ
トランジスタQ_M12およびノーマリオン型のＮチャネルト
ランジスタQ_S11とノーマリオフ型のＰチャネルトランジ
スタQ_S12から構成されている。２つのメモリトランジス
タQ_M11,Q_M12の制御ゲート電極は共通に接続され、また
２つのトランジスタQ_S11,Q_S12のゲート電極も共通に接
続されている。メモリトランジスタQ_M11のソース電極お
よび基板電極は、例えばOv等の低電位電源に、またメモ
リトランジスタQ_M12のソース電極および基板電極は、例
えば、5v等のV_DD電源に接続されている。メモリトラン
ジスタQ_M11のドレイン電極はトランジスタQ_S11を通して
セルＮチャネルドレイン電極に、メモリトランジスタQ
_M12のドレイン電極はQ_S12を通してセルＰチャネルドレ
イン電極に接続されている。

第１図（ａ）に示すメモリセルアレイは第１図（ｂ）の
メモリセルを行列状に配置して得られたものである。こ
こで、両チャネルのメモリトランジスタQ_M11,Q_M12,
Q_M13,Q_M14およびQ_M15,Q_M16,Q_M17,Q_M18の制御ゲート電極
を行ごとに共通に接続して第１のワード線X_iおよびX_i+1
が構成され、両チャネルのトランジスタQ_S11,Q_S12,
Q_S13,Q_S14およびQ_S15,Q_S16,Q_S17,Q_S18のゲート電極を行
ごとに共通に接続して第２ワード線X_iおよびX_i+1が構成
されている。また、Ｎチャネルドレイン電極を列ごとに
接続して第１のビット線B_iおよびB_i+1が構成され、セル
間でＰチャネルドレイン電極を列ごとに接続して第２の
ビット線B_iおよびB_i+1が構成されている。さらに、各列
の第１および第２のビット線B_i,B_iおよびB_i+1,B_i+1はＮ
チャネルビット線セレクトトランジスタQ₁₁,Q₁₂およびQ
₁₃,Q₁₄を通してノードＡおよびノードＢにそれぞれ接続
される。ノードＡおよびノードＢはＮチャネルトランス
ファゲートトランジスタQ₁₅,Q₁₆を通して、例えば差動
増幅回路等からなるセンスアンプSAに接続されている。

次に、本実施例の回路の駆動方法および動作を説明す
る。今、トランジスタQ_S11,Q_S12,Q_M11,Q_M12から構成さ
れるセルを選択して情報の読出しを行う場合を想定す
る。このとき、第１のワード線X_iは、例えば5v等のV_DD
電位に、第２のワード線には例えばOv等の低電位にする。他のセルの第１のワー
ド線X_i+1は全て、例えばOv等の低電位に、第２のワード
線は全て、例えば5v等のV_DD電位にする。ビット線選択信
号Y_iはノードC,DのみをノードA,Bに接続するべく、例え
ば5v等のV_DD電位に、またビット線選択信号Y_i+1は例え
ばOv等の低電位にする。ノードＧにはノードA,Bをセン
スアンプSAに接続すべく、例えば5v等のV_DD電位が印加
される。選択セルが消去状態であった場合メモリトラン
ジスタQ_M11のソース・制御ゲート間電圧V_GSには＋V_DDが
印加されるため第５図（ａ）に示すようにメモリトラン
ジスタQ_M11はオン状態になる。Q_S11のソース・ゲート間
制御電圧V_GSはOvであるがトランジスタQ_S11はノーマリ
オン型であるので、結局第１のビット線B_iはトランジス
タQ_S11,Q_M11を通して電流が流れる状態になる。メモリ
トランジスタQ_M12は消去状態ではノーマリオフ状態であ
り、かつソース・ゲート間制御電圧V_GSはOvであるので
メモリトランジスタQ_M12は導通せず第２のビット線B_iに
は電流は流れない。

逆に、選択されたセルが書込状態で、第５図（ａ）に示
すようにメモリトランジスタQ_M11の閾値がV_DD以上であ
る場合、メモリトランジスタQ_M11のソース・ゲート間制
御電圧V_GSはV_DDであってもメモリトランジスタQ_M11はオ
フ状態になる。このため第１のビット線B_iには電流が流
れない。逆に、メモリトランジスタQ_M12のソース・ゲー
ト制御電圧V_GSはOvであるが、書込、すなわち電子注入
によりメモリトランジスタQ_M12はノーマリオン状態とな
っている。さらにはトランジスタQ_S12においては電圧V
_GSは−V_DDが印加されるためトランジスタQ_S12はオン状
態となり、第２のビット線B_iはトランジスタQ_S12,Q_M12
を通して電流が流れる状態になる。

次に第１のビット線B_iに接続されている他のＮチャネル
メモリトランジスタはQ_M15で代表されるようにV_GSはOv
となり書込および消去状態に依らずオフ状態になる。し
たがって、第１のビット線B_iに流れる電流は唯一選択さ
れたセルのものとなる。第２のビット線B_iに接続されて
いる他のメモリトランジスタはQ_M16に代表されるように
電圧V_GSは−V_DDとなり書込および消去状態に依らずオン
状態になる。ところが、Q_S16で代表されるノーマリオフ
型Ｐチャネルトランジスタの電圧V_GSはOvとなりオフ状
態となるので第２のビット線B_iには電流が流れない。す
なわち、第２のビット線B_iを流れる電流も唯一選択され
たセルのものとなる。この状態をまとめると以下の表の
ようになる。

結局、第１のビット線B_i，第２のビット線B_iとも選択さ
れたセルの電流のみを流すことになり、この結果選択識
別読出し動作が可能となる。ワード線の駆動方法は結局
ワード線X_iとX_iに例えばV_DDとOv等の電位を対応づけて
デコードすることになり、これはV_DDをOvのまたはOvをV
_DDの反転信号とすることで容易に実現できる。また、ト
ランジスタQ_S13,Q_S14,Q_M13,Q_M14からなるセルを選択し
た場合はビット線選択信号のY_i,Y_i+1の切換を行ない、
ノードE,FのみをノードA,Bに接続することで行なわれそ
の読出し方法は上記と同様である。

書込動作はノードＡのみを、例えば10v等のプログラム
用電源に接続して行う。このときセンスアンプSAはノー
ドＧを、例えばOv等の低電位にしてノードＡから切り離
す。トランジスタQ_S11,Q_S12,Q_M11,Q_M12からなるセルを
選択して書込む場合、第１のワード線X_iを、例えば15v
等の高電圧に、他のメモリトランジスタの第１のワード
線を全て低電圧にする。なお、このとき選択および非選
択セルの第２のワード線は低電圧でも高電圧でもよい。
書込時にノードＢを全てのノードから切り離せばV_DDか
らビット線を通って流れる電流経路はなくなる。以上の
駆動法によりメモリトランジスタQ_M11にのみ第１のビッ
ト線B_iを通してチャネル電流が流れ、メモリトランジス
タQ_M11,Q_M12の浮遊ゲート電極に電子が注入される。

第２図（ａ）は本発明の不揮発性半導体記憶装置をＰ型
シリコン基板上に実現した一実施例で、第１図（ａ）の
２組のセルＨを示す平面図、第２図（ｂ），（ｃ），
（ｄ），（ｅ）はそれぞれ第２図（ａ）のA-A,B-B,C-C,
D-D線の断面図である。

ここで、Ｐ型シリコン基板１、ｎ型不純物拡散層2a,2b,
2c,2d、Ｐ型不純物拡散層3a,3b,3c,3d、浮遊ゲート電極
４、制御ゲート電極５は第１のワード線を構成し、Ｎ型
ウェル６、層間絶縁膜７、フィールド絶縁膜11が設けら
れ、トランジスタゲート電極10は第２のワード線を構成
している。8aは第１のビット線9aとｎ型不純物拡散層2c
との接続をとるコンタクト孔、8bは第２のビット線9bと
Ｐ型不純物拡散層3cとの接続をとるコンタクト孔、8cは
低電位電源線9cNチャネルメモリトランジスタのソース
電極拡散層2aと基板電極拡散層3dとの接続を同時にとる
コンタクト孔、8dはV_DD電源線9dとＰチャネルメモリト
ランジスタのソース電極拡散層3aとＮ型ウェル電極拡散
層2dとの接続を同時にとるコンタクト孔である。浮遊ゲ
ート電極４がＮチャネルチャネルとＰチャネルチャネル
を共通して覆っているのが大きな特徴である。第３図
（ｂ）は本発明の不揮発性半導体記憶装置をＰ型シリコ
ン基板上に実現した他の実施例で、第１図（ａ）の２組
のセルＩを示す平面図、第３図（ａ），（ｂ）はそれぞ
れ第３図（ａ）のA-A線,B-B線の断面図である。

この実施例の特徴は、V_DD電源線12cおよび低電位電源線
12dをセル２組に対して１本としてセル面積の縮小を図
っていることである。ここで、12b,12eは第１のビット
線であり、12aは12bと対になる第２のビット線、12fは
第１のビット線12eと対になる第２のビット線である。
第３図に示すようにＰチャネルメモリトランジスタおよ
びノーマリオフ型Ｐチャネルトランジスタに隣り合わせ
て、かつ同一ウェル中に配置してある。

なお、半導体上での実施例の説明はＰ型シリコン基板に
対して行なっているがこれはＮ型シリコン基板でもよ
い。その場合、ＮチャネルメモリトランジスタがＰ型ウ
ェル内に構成されることになる。また、読出し動作を行
なうためのセンスアンプ回路には例えばカレントミラー
回路を利用したセンスアンプ等の種々の回路が適用可能
であり、またワード線デコード回路も種々のものが適用
可能である。

本セルの特徴は読出し時に２つの信号が得られることで
ある。すなわち、消去状態では第１のビット線にはノー
ドＡから接地電源にかけて電流が流れるが、第２のビッ
ト線には電流が流れない。逆に、書込状態では第１のビ
ット線には電流は流れないが、第２のビット線にはV_DD
電源からノードＢにかけて電流が流れ込む。つまりセル
自身が書込時にはノードＢをチャージアップする力を持
っているわけである。この点が従来のＮチャネルメモリ
トランジスタ構成のセルがディスチャージの機能しかも
っていなかった点と大きく異なる点であり、電流駆動力
が向上したために高速読出しが可能になる。また、例え
ばノードＡとノードＢとの電位をある電位において同電
位にしたのちにノードＡとノードＢの電位差を差動増幅
する等のセンスアンプ回路構成が可能であり、この結果
さらに高速読出しが可能になった。

すなわち、本発明によりＰチャネルＮチャネルの組み合
わせによるメモリトランジスタセルを用いたセルアレイ
の構成が可能になり、また動作は高速読み出しを実現す
るのに適した動作であることから高速読み出し可能な大
容量不揮発性記憶装置の製品化が容易になった。

〔発明の効果〕

以上説明したように本発明は次のような効果がある。

相補型MOSメモリトランジスタと相補型MOSトランジス
タをそれぞれ同一導電型同志を直列に基板内で接続して
メモリセルを構成することにより、構成が簡素にでき、
電源およびビット線の電極を構造が簡単なトランジスタ
側に設けることにより、容易にメモリアレイを構成でき
るセル構造を形成している。

書込状態でノーマリオン型となるメモリトランジスタ
と、ノーマリオフ型のトランジスタでアンド回路を構成
することにより、選択および非選択メモリセルの識別が
可能となった。

メモリアレイ側からセンスアンプに電流を供給するこ
とにより、カレントミラー回路等を用いたセンスアンプ
の駆動力が向上して高速読み出しが可能となり、その結
果大容量不揮発性記憶装置の製品化が容易にできる。

【図面の簡単な説明】

第１図（ａ）は本発明の不揮発性半導体記憶装置の一実
施例の回路図、第１図（ｂ）は第１図の半導体記憶装置
を構成するセルの回路図、第２図は本発明の不揮発性半
導体記憶装置の半導体基板上での平面図と断面図、第３
図は本発明の不揮発性半導体記憶装置の半導体基板上で
の実施例の平面図と断面図、第４図（ａ）は従来のＮチ
ャネル単一メモリセルを示す図、第４図（ｂ）は従来の
浮遊ゲート共有型ＮチャネルＰチャネルメモリセルを示
す図、第５図（ａ）は浮遊ゲート共有型ＮチャネルＰチ
ャネルメモリセルのI-V特性を示す図、第５図（ｂ）は
従来の浮遊ゲート共有型ＮチャネルＰチャネルメモリセ
ルでのセルアレイ構成例を示す図である。１……Ｐ型シリコン基板、2a,2b,2c,2d……ｎ型不純物
拡散層、3a,3b,3c,3d……Ｐ型不純物拡散層、４……浮
遊ゲート電極、５……制御ゲート電極（第１のワード
線）、６……ｎ型ウェル、７……層間絶縁膜、8a〜8d…
…コンタクト孔 9a,12b,12c……第１のビット線金属配線、9b,12a,12f,1
2g……第２のビット線金属配線、9c,12d……低電位電源
金属配線、9d,12c……V_DD電源金属配線、11……フィー
ルド絶縁膜、Q_S11,Q_S13,Q_S15,Q_S17……ノーマリオン型
Ｎチャネルトランジスタ、Q_S12,Q_S14,Q_S16,Q_S18……ノ
ーマリオフ型Ｐチャネルトランジスタ、Q_M11,Q_M13,
Q_M15,Q_M17……Ｎチャネルメモリトランジスタ、Q_M12,Q
_M14,Q_M16,Q_M18……Ｐチャネルメモリトランジスタ、X_i,
X_i+1……第１のワード線、 B_i,B_i+1……第１のビット線、

Claims

【特許請求の範囲】

【請求項１】浮遊ゲート電極と制御ゲート電極を有する
一導電型の第１のMOS型メモリトランジスタと、第１のM
OS型メモリトランジスタと反対導電型で、かつ浮遊ゲー
ト電極と制御ゲート電極が第１のMOS型メモリトランジ
スタの浮遊ゲート電極と制御ゲート電極にそれぞれ接続
されている第２のMOS型メモリトランジスタと、第１のM
OS型メモリトランジスタと同一導電型で、かつ第１のMO
S型メモリトランジスタのドレインにソースが接続され
たノーマリオン型の第１のMOS型トランジスタと、第２
のMOS型メモリトランジスタと同一導電型で、かつ第２
のMOS型メモリトランジスタのドレインにソースが接続
され、かつゲート電極が第１のMOS型トランジスタのゲ
ート電極に接続されたノーマリオフ型の第２のMOS型ト
ランジスタとを有する相補型メモリセルを構成単位とし
てこれが行列状に配置され、第1,第２のMOS型メモリト
ランジスタの制御ゲート電極が行ごとに共通に接続され
て、第１のワード線が構成され、第1,第２のMOS型トラ
ンジスタのゲート電極が行ごとに共通に接続されて第２
のワード線が構成され、第１のMOS型トランジスタのド
レイン電極が列ごとに共通に接続されて第１のビット線
が構成され、第２のMOS型トランジスタのドレイン電極
が列ごとに共通に接続されて第２のビット線が構成さ
れ、第１のMOS型メモリトランジスタのソース電極およ
び基板電極と第１のMOS型トランジスタの基板電極が共
通に十分小さい電圧の第１の電源線に接続され、第２の
MOS型メモリトランジスタのソース電極および基板電極
と第２のMOS型トランジスタの基板電極が共通に第１お
よび第２のメモリトランジスタの消去時のしきい値電圧
の絶対値より大きく、かつ書込時のしきい値電圧より小
さい電圧の第２の電源線に接続されているメモリセルマ
トリックス。