JPH0720378B2 - Inverter circuit - Google Patents
Inverter circuitInfo
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- JPH0720378B2 JPH0720378B2 JP63226098A JP22609888A JPH0720378B2 JP H0720378 B2 JPH0720378 B2 JP H0720378B2 JP 63226098 A JP63226098 A JP 63226098A JP 22609888 A JP22609888 A JP 22609888A JP H0720378 B2 JPH0720378 B2 JP H0720378B2
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- switching
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、上下アームにスイッチング素子を多重直列接
続したインバータ回路に係り、より具体的には、インバ
ータ回路を構成する前記スイッチング素子を過電圧から
保護するためのインバータ回路に関する。Description: TECHNICAL FIELD The present invention relates to an inverter circuit in which switching elements are connected in multiple series on upper and lower arms, and more specifically, the switching elements forming the inverter circuit are protected from overvoltage. The present invention relates to an inverter circuit for protection.
（従来の技術） 従来、直流を交流に変換するインバータ回路として種々
の構成のものが知られている。第３図は、その一例を示
すものであり、同図においては、直流電源21（電圧Ed）
に対しコンデンサ22,23の直列回路を接続し、これら両
コンデンサ22,23と並列に一対のスイッチング素子群24,
25を接続してある。そして、各スイッチング素子群24,2
5は直列接続された２つのスイッチング素子（同図にお
いてはMOS−FET）24a,24b,25a,25bと、これら各スイッ
チング素子に並列接続されたダイオード24c,24d、25c,2
5d（同図においては、MOS−FETの寄生ダイオードをその
まま用いることができるので、改めてダイオードを接続
する必要はない）とから構成されている。更に、コンデ
ンサ22,23の接続点とスイッチング素子群24,25の接続点
との間には、遅れ負荷26と直流分カットコンデンサ27と
が直列接続されている。(Prior Art) Conventionally, various configurations of inverter circuits are known for converting direct current into alternating current. FIG. 3 shows an example thereof, and in FIG. 3, a DC power source 21 (voltage Ed)
A series circuit of capacitors 22 and 23 is connected to, and a pair of switching element groups 24 and
25 are connected. Then, each switching element group 24, 2
5 is two switching elements (MOS-FET in the figure) 24a, 24b, 25a, 25b connected in series, and diodes 24c, 24d, 25c, 2 connected in parallel to each of these switching elements.
5d (in the figure, since the parasitic diode of the MOS-FET can be used as it is, it is not necessary to connect the diode again). Further, a delay load 26 and a DC component cut capacitor 27 are connected in series between the connection point of the capacitors 22 and 23 and the connection point of the switching element groups 24 and 25.
また、上記のように各スイッチング素子群を２つのスイ
ッチング素子から構成したのは、直流電源21の電圧より
も各スイッチング素子24a,24b、25a,25bの耐圧が低い場
合にこれら各スイッチング素子を保護するためである。In addition, each switching element group is composed of two switching elements as described above, because each switching element is protected when the withstand voltage of each switching element 24a, 24b, 25a, 25b is lower than the voltage of the DC power supply 21. This is because
次に、上記回路の動作原理を第４図の動作波形図を参照
しながら簡単に説明する。同図には、スイッチング素子
24a,24b,25a,25bの各ゲート信号G24a,G24b,G25a,G25b並
びに各寄生ダイオードのオン−オフの有無、第３図のAB
間（BC間）,CD間（DE間）の各電圧VAB,VBC,VCD,VDE、遅
れ負荷26に流れる電流IL（第３図の左から右方向へ流れ
る場合を正方向とする）、各スイッチング素子群24,25
を流れる電流IAC,ICE及び遅れ負荷26に生ずる誘導電圧V
Lが図示されている。Next, the operation principle of the above circuit will be briefly described with reference to the operation waveform diagram of FIG. In the figure, the switching element
24a, 24b, 25a, each of the gate signals G 24 a of 25b, G 24 b, G 25 a, on the G 25 b and the parasitic diode - whether off, the third diagram AB
Voltage (between BC), voltage between CD (between DE) V AB , V BC , V CD , V DE , and current I L flowing through the delay load 26 (when flowing from left to right in FIG. , Each switching element group 24,25
Current I AC , I CE and the induced voltage V generated in the delay load 26
L is shown.
まず、スイッチング素子群24がオフ状態、スイッチング
素子群25がオン状態にあるとする。このとき、負荷電流
は遅れ負荷26と直流分カットコンデンサ27との直列回路
を第３図中左から右へ流れている（第４図、期間Ｉ）。First, it is assumed that the switching element group 24 is off and the switching element group 25 is on. At this time, the load current flows in the series circuit of the delay load 26 and the DC component cut capacitor 27 from left to right in FIG. 3 (FIG. 4, period I).
ここで、スイッチング素子群25をオフとすると（第４
図、時刻t1）、回路電流は遅れ負荷26→直流分カットコ
ンデンサ27→寄生ダイオード24d→24cの経路で流れる。
そして、上記経路で回路電流が流れている間（第４図、
期間II）に、スイッチング素子群24をオンとしておく
（第４図、時刻ｔ）。この後、寄生ダイオード24dがオ
フすると、回路電流は、直流分カットコンデンサ27と遅
れ負荷26との直列回路を図中右から左へ流れる（第４
図、期間III）。Here, if the switching element group 25 is turned off (fourth
In the figure, at time t 1 ), the circuit current flows through the route of the delay load 26 → the DC component cut capacitor 27 → the parasitic diode 24d → 24c.
Then, while the circuit current is flowing through the above path (see FIG. 4,
During the period II), the switching element group 24 is turned on (FIG. 4, time t). After that, when the parasitic diode 24d is turned off, the circuit current flows from right to left in the figure through the series circuit of the DC component cut capacitor 27 and the delay load 26 (fourth
Figure, period III).
以後、スイッチング素子群24と25とが交互に上記動作を
繰り返すことにより、遅れ負荷26には交流電力が供給さ
れる。After that, the switching element groups 24 and 25 alternately repeat the above-mentioned operation, whereby AC power is supplied to the delay load 26.
また、第５図は、従来の他の構成のインバータ回路を示
すものである。このインバータ回路では、直流電源31に
よる電圧を、分圧コンデンサ32a〜32dにより４分し、寄
生ダイオード34a〜34dが逆並列接続されたスイッチング
素子33a〜33dを、スイッチング素子33a,33b、33c,33dを
対にして交互にオン−オフし、直流分カットコンデンサ
35a,35b及び変圧器36を介して遅れ負荷37に交流電力を
供給している。Further, FIG. 5 shows an inverter circuit having another conventional configuration. In this inverter circuit, the voltage from the DC power supply 31 is divided into four by the voltage dividing capacitors 32a to 32d, and the switching elements 33a to 33d in which the parasitic diodes 34a to 34d are connected in anti-parallel are switched to the switching elements 33a, 33b, 33c, 33d. The capacitors are paired and turned on and off alternately to cut the DC component
AC power is supplied to the delay load 37 via 35a, 35b and the transformer 36.
（発明が解決しようとする課題） しかし、第３図に示す回路では、各スイッチング素子群
24,25の各スイッチング素子のオン−オフの切換動作が
同期して行われている場合には問題ないが、これらの動
作が同期せず、例えばスイッチング素子25a,25bの一方
が早く切り換わった場合には以下の問題を生じる。(Problems to be Solved by the Invention) However, in the circuit shown in FIG.
There is no problem when the on / off switching operation of each switching element of 24 and 25 is performed in synchronization, but these operations are not synchronized, for example, one of the switching elements 25a and 25b switches quickly. In this case, the following problems occur.
すなわち、スイッチング素子25a,25bがオンしており、
負荷26の電流は図面左から右に流れている場合におい
て、スイッチング素子25a,25bのうち何れか一方（例え
ば25b）が先にオン状態からオフ状態に切り換わると
（第４図、時刻t4）、上記の如くスイッチング素子群25
全体ではオフとなり、先にオフしたスイッチング素子25
bに電源電圧Edが印加されることになり、スイッチング
素子の過電圧破壊を生じてしまうという問題がある。That is, the switching elements 25a, 25b are turned on,
In the case where the current of the load 26 flows from the left to the right in the drawing, when one of the switching elements 25a and 25b (for example, 25b) first switches from the on state to the off state (FIG. 4, time t 4). ), Switching element group 25
It turns off as a whole, and the switching element 25
Since the power supply voltage Ed is applied to b, there is a problem that overvoltage breakdown of the switching element occurs.
また、第５図のインバータ回路では、第３図のインバー
タのようなスイッチング素子の過電圧破壊の問題は生じ
ないが、コンデンサの数の増加（第５図では６個）、ト
ランスの実装によるインバータ装置全体の大形化、製造
コストの増大等を招き、また、回路に横流を生じ、イン
バータ動作が不安定となる等の不都合がある。Further, in the inverter circuit of FIG. 5, the problem of overvoltage destruction of the switching element, unlike the inverter of FIG. 3, does not occur, but an increase in the number of capacitors (6 in FIG. 5) and an inverter device by mounting a transformer. There are disadvantages such as an increase in overall size, an increase in manufacturing cost, etc., and a cross current in the circuit, which makes the inverter operation unstable.
本発明は、上記問題点を解決するために提案されたもの
であって、各アームを構成する複数のスイッチング素子
の相互のオン−オフの切換えタイミングがずれ、相対的
に早くオフ状態に切り換えるスイッチング素子があって
も、そのスイッチング素子に耐電圧以上の電圧が印加さ
れず、素子の破壊を防止することがきるインバータ回路
を提供し、更に、低コストかつ安定したインバータ動作
を可能とするインバータ回路を提供することを目的とす
る。The present invention has been proposed in order to solve the above-mentioned problems, and switching timings of switching on and off of a plurality of switching elements forming each arm are deviated from each other, and switching is performed relatively quickly to an off state. Even if there is an element, a voltage higher than the withstand voltage is not applied to the switching element, and an inverter circuit that can prevent damage to the element is provided, and further, an inverter circuit that enables low-cost and stable inverter operation. The purpose is to provide.
（課題を解決するための手段） 本発明は、上記目的を達成するために、ダイオードがそ
れぞれ逆並列接続されたスイッチング素子を２個直列に
接続してなるスイッチング素子対を２個形成し、これら
第１及び第２のスイッチング素子対を直列に接続すると
共に、第１のスイッチング素子対を構成する２個のスイ
ッチング素子の相互の接続点と、第２のスイッチング素
子対を構成する２個のスイッチング素子の相互の接続点
との間にコンデンサを介して負荷を接続し、第１のスイ
ッチング素子対の両端及び第２のスイッチング素子対の
両端を直流電源の入力端子とするインバータ回路であっ
て、第１のスイッチング素子対と第２のスイッチング素
子対との相互の接続点に隣接する内側の２個のスイッチ
ング素子を同一のタイミングでオン−オフさせ、上記内
側の２個のスイッチング素子がオフした後に一定時間を
おいて他の外側の２個のスイッチング素子を同一のタイ
ミングでオンさせ、かつ、これらの外側の２個のスイッ
チング素子が同一のタイミングでオフした後に一定時間
をおいて前記内側の２個のスイッチング素子をオンさせ
るものである。(Means for Solving the Problems) In order to achieve the above object, the present invention forms two switching element pairs each of which is formed by connecting two switching elements, each of which has a diode connected in anti-parallel, in series. The first and second switching element pairs are connected in series, the mutual connection points of the two switching elements forming the first switching element pair, and the two switching elements forming the second switching element pair An inverter circuit in which a load is connected between a mutual connection point of elements through a capacitor, and both ends of a first switching element pair and both ends of a second switching element pair are input terminals of a DC power supply, Turning on / off two inner switching elements adjacent to a mutual connection point of the first switching element pair and the second switching element pair at the same timing. After the two inner switching elements are turned off, another two outer switching elements are turned on at the same timing after a certain time has passed, and the two outer switching elements are made the same. The two inner switching elements are turned on after a certain period of time after turning off at the timing.
なお、第１のスイッチング素子対の両端及び第２のスイ
ッチング素子対の両端にそれぞれ分圧用コンデンサを接
続し、かつ、第１及び第２のスイッチング素子対の直列
回路の両端を直流電源に接続することが望ましい。A voltage dividing capacitor is connected to both ends of the first switching element pair and both ends of the second switching element pair, and both ends of the series circuit of the first and second switching element pairs are connected to a DC power source. Is desirable.
（作用） 本発明においては、直列接続された第１及び第２のスイ
ッチング素子対の中で、内側２個のスイッチング素子か
らなるスイッチング素子群と、外側２個のスイッチング
素子からなるスイッチング素子群とが、順に同期しなが
らオン−オフ切換動作を行い、負荷に交流電力を供給す
る。(Operation) In the present invention, among the first and second switching element pairs connected in series, a switching element group including two switching elements on the inner side and a switching element group including two switching elements on the outer side are provided. , Perform on-off switching operation in synchronization with each other, and supply AC power to the load.
そして、一つのスイッチング素子群がオフになると他の
スイッチング素子群のスイッチング素子に逆並列接続さ
れたダイオードを介して電流が流れ、この電流が流れて
いる期間内に該ダイオードが接続されているスイッチン
グ素子をオンする。その後、スイッチング素子に印加さ
れる電圧極性が正極性となると、該スイッチング素子を
電流が流れる。When one switching element group is turned off, a current flows through the switching element of the other switching element group through the diode connected in anti-parallel, and the switching circuit in which the diode is connected during the period when the current flows. Turn on the element. After that, when the voltage polarity applied to the switching element becomes positive, a current flows through the switching element.
このような動作を行っているときに、オン状態の一のス
イッチング素子群を構成する一対のスイッチング素子の
うち一方が他方より早くオンからオフへ切り換わると、
回路電流は他のスイッチング素子群を構成するスイッチ
ング素子に逆並列接続されたダイオードを介して電流が
流れ、スイッチング素子には直流電圧が印加されること
になるが、この電圧はスイッチング素子の耐圧より低く
かつ、遅れ負荷の誘導起電力は前記スイッチング素子に
は印加されないので、スイッチング素子に過電圧が印加
されることはない。When one of the pair of switching elements forming one switching element group in the ON state switches from ON to OFF earlier than the other during such an operation,
The circuit current will flow through the diodes that are connected in anti-parallel to the switching elements that make up the other switching element groups, and a DC voltage will be applied to the switching elements. Since the induced electromotive force of the delay load is low and is not applied to the switching element, no overvoltage is applied to the switching element.
（実施例） 以下、本発明の実施例を図面に沿って説明する。(Example) Hereinafter, the Example of this invention is described along drawing.
第１図は、本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
同図に示すように、直流電源１の両端子間には分圧用の
コンデンサ2a,2bが直列に接続され、各分圧用コンデン
サ2a及び2bは電源電圧Edを二分している。また、分圧用
コンデンサ2aの両端子間にはスイッチング素子（第１図
においてはMOS−FET）3a,3bの直列回路が、分圧用コン
デンサ2bの両端子間にはスイッチング素子3c,3dの直列
回路がそれぞれ接続されている。そして、各スイッチン
グ素子3a〜3dには、ダイオード4a〜4dが逆極性でそれぞ
れ並列接続されている。第１図においてはMOS−FETの寄
生ダイオードをそのまま用いることができるので、改め
てダイオードを接続する必要はない。但し、寄生ダイオ
ードはMOS−FETのみに存在し、バイポーラトランジス
タ，サイリスタ,GTO等でこの回路を構成する場合には、
改めてダイオードを接続する必要がある。更に、スイッ
チング素子3a,3bの接続点Ｂとスイッチング素子3c,3dの
接続点Ｄとの間には、直流分カットコンデンサ５を介し
て遅れ負荷６が接続されている。As shown in the figure, voltage dividing capacitors 2a and 2b are connected in series between both terminals of the DC power source 1, and the voltage dividing capacitors 2a and 2b divide the power source voltage Ed in two. Further, a series circuit of switching elements (MOS-FETs 3a and 3b in FIG. 1) is provided between both terminals of the voltage dividing capacitor 2a, and a series circuit of switching elements 3c and 3d is provided between both terminals of the voltage dividing capacitor 2b. Are connected respectively. The diodes 4a to 4d are connected in parallel to the switching elements 3a to 3d with opposite polarities. In FIG. 1, the parasitic diode of the MOS-FET can be used as it is, and it is not necessary to connect the diode again. However, the parasitic diode exists only in MOS-FET, and when this circuit is composed of bipolar transistor, thyristor, GTO, etc.,
It is necessary to connect the diode again. Further, a delay load 6 is connected via a DC component cut capacitor 5 between a connection point B of the switching elements 3a and 3b and a connection point D of the switching elements 3c and 3d.
なお、上記構成において、スイッチング素子3a,3bは第
１のスイッチング素子対を、スイッチング素子3c,3dは
第２のスイッチング素子対を構成しており、第１のスイ
ッチング素子対の両端A,C及び第２のスイッチング素子
対の両端C,Eは直流電源の入力端子となっている。In the above configuration, the switching elements 3a and 3b form a first switching element pair, and the switching elements 3c and 3d form a second switching element pair, and both ends A and C of the first switching element pair and Both ends C and E of the second switching element pair are input terminals of the DC power supply.
次に、上記実施例の基本動作を、第２図の動作波形図を
参照しながら説明する。Next, the basic operation of the above embodiment will be described with reference to the operation waveform chart of FIG.
第２図においては、スイッチング素子3a〜3dの各ゲート
信号G3a,G3b,G3c,G3d、第１図AB間,BC間,CD間,DE間にそ
れぞれ印加される電圧VAB,VBC,VCD,VDE、遅れ負荷６を
流れる電流IL、同図AB間,BC間を流れる電流IAB,IBC、遅
れ負荷６に印加される電圧VLがそれぞれ示されている。In FIG. 2, the gate signals G 3 a, G 3 b, G 3 c, G 3 d of the switching elements 3a to 3d are applied respectively between AB, BC, CD and DE in FIG. The voltages V AB , V BC , V CD , V DE , the current I L flowing through the delay load 6, the currents I AB , I BC flowing between AB and BC in the figure, and the voltage V L applied to the delay load 6 are respectively shown. It is shown.
まず、外側のスイッチング素子3a,3d（第１のスイッ
チング素子群）がオン状態にあり、接続点Ｃに隣接する
内側のスイッチング素子3b,3c（第２のスイッチング素
子群）がオフ状態にあるとする。このとき、回路電流は
スイッチング素子3a→直流分カットコンデンサ５→遅れ
負荷６→スイッチング素子3dの経路で流れている。これ
により、遅れ負荷６には正方向の電流が流れる（第２
図、期間Ｉ）。First, when the outer switching elements 3a and 3d (first switching element group) are in the ON state, and the inner switching elements 3b and 3c (second switching element group) adjacent to the connection point C are in the OFF state. To do. At this time, the circuit current flows through the path of switching element 3a → DC component cut capacitor 5 → delayed load 6 → switching element 3d. As a result, a positive current flows through the delay load 6 (second
Figure, period I).
次に、スイッチング素子3a,3dをオフとする（第２
図、時刻t1）。このとき、スイッチング素子3b,3cはオ
フのままとしておく。すると、遅れ負荷６を流れる電流
は、そのまま連続して流れようとするため、遅れ負荷６
→寄生ダイオード4c→寄生ダイオード4b→直流分カット
コンデンサ５の経路で流れる。Next, the switching elements 3a and 3d are turned off (second
Figure, time t 1 ). At this time, the switching elements 3b and 3c are kept off. Then, the current flowing through the delay load 6 tries to flow continuously as it is.
→ Parasitic diode 4c → Parasitic diode 4b → DC component cut capacitor 5 flows in the path.
そして、DB間の電圧が反転する前に、スイッチング素
子3b,3cをオンする。このとき、これらのスイッチング
素子のオンにもかかわらず電流はで述べた経路で流れ
ているので、各スイッチング素子3b,3cを流れてはいな
い（第２図、期間II）。Then, the switching elements 3b and 3c are turned on before the voltage between the DBs is inverted. At this time, the current is flowing through the path described in (1) even though these switching elements are turned on, so that they are not flowing through the switching elements 3b and 3c (FIG. 2, period II).
この後、回路電流は直流分カットコンデンサ５→スイ
ッチング素子3b→スイッチング素子3c→遅れ負荷６の経
路に転流する（第２図、期間III）。After this, the circuit current is commutated to the path of the DC component cut capacitor 5 → switching element 3b → switching element 3c → lag load 6 (FIG. 2, period III).
そして、スイッチング素子3b,3cをオフとすると（第
２図、時刻t3）、回路電流は、直流分カットコンデンサ
５→寄生ダイオード4a→電源１→寄生ダイオード4d→遅
れ負荷６の経路で転流する。この転流が行われている間
にスイッチング素子3a,3dをオンとしておきに戻る
（第２図、期間IV）。Then, the switching element 3b, 3c and when turned off (FIG. 2, time t 3), the circuit current is a direct current component blocking capacitor 5 → path commutation of the parasitic diode 4a → Power 1 → parasitic diode 4d → delayed load 6 To do. While this commutation is being performed, the switching elements 3a and 3d are turned on and then returned (FIG. 2, period IV).
このように、〜の動作を繰返すことにより、遅れ負
荷２に交流電力が供給される。In this way, by repeating the operations of to, the AC power is supplied to the delay load 2.
次に、各スイッチング素子群を構成する各スイッチング
素子のオン−オフのスイッチングタイミングがずれ、一
方が早くオフした場合の動作を説明する。Next, an operation will be described in the case where the on-off switching timing of each switching element forming each switching element group is deviated and one of them is turned off earlier.
まず、スイッチング素子3a,3dがオン状態にあり、スイ
ッチング素子3dが時間Δｔだけ早くオフとなった場合に
は（第２図、時刻ts）、電流は遅れ負荷６を通った後、
寄生ダイオード4cを介して流れる。このとき、オフ状態
となったスイッチング素子3dには、第１図のCD間が短絡
されているので、即ち寄生ダイオード4cが導通状態にあ
るので、分圧用コンデンサ2bの端子間電圧が印加される
ことになる。そして、この端子間電圧は上述したよう
に、分圧用コンデンサ2a,2bで電源電圧Edを分圧してい
るので、Ed/2となる。従って、スイッチング素子3dに
は、耐圧以上の電圧は印加されないことになる。First, when the switching elements 3a and 3d are in the on state and the switching element 3d is turned off earlier by the time Δt (FIG. 2, time ts), the current passes through the delay load 6 and
It flows through the parasitic diode 4c. At this time, since the switching element 3d in the OFF state is short-circuited between the CDs in FIG. 1, that is, the parasitic diode 4c is in the conductive state, the terminal voltage of the voltage dividing capacitor 2b is applied. It will be. The voltage between the terminals is Ed / 2 because the power supply voltage Ed is divided by the voltage dividing capacitors 2a and 2b as described above. Therefore, the voltage higher than the breakdown voltage is not applied to the switching element 3d.
また、同様に、スイッチング素子3aが先にオフとなって
も、電流は寄生ダイオード4bを介して流れると共に、ス
イッチング素子4aには分圧用コンデンサ2aの電圧Ed/2が
印加されるだけで過電圧破壊は生じない。Similarly, even if the switching element 3a is turned off first, the current flows through the parasitic diode 4b, and the voltage Ed / 2 of the voltage dividing capacitor 2a is simply applied to the switching element 4a to cause overvoltage breakdown. Does not occur.
一方、スイッチング素子3b,3cがオン状態であるとき
に、スイッチング素子3bが先にオフとなった場合には、
遅れ負荷６には寄生ダイオード4aを介して電流が流れ
る。そして、このときスイッチング素子3bに印加される
電圧は、第１図のAB間が短絡されているので、即ち、寄
生ダイオード4aが導通状態となっているため、分圧用コ
ンデンサ2aの端子間電圧Ed/2が印加されることになる。
従って、スイッチング素子3aには過電圧破壊は生じな
い。On the other hand, when the switching elements 3b, 3c are in the ON state and the switching element 3b is turned OFF first,
A current flows through the delay load 6 via the parasitic diode 4a. At this time, the voltage applied to the switching element 3b is short-circuited between A and B in FIG. 1, that is, since the parasitic diode 4a is in a conductive state, the terminal voltage Ed of the voltage dividing capacitor 2a is Ed. / 2 will be applied.
Therefore, overvoltage breakdown does not occur in the switching element 3a.
同様に、スイッチング素子3cが先にオフしたとしても、
電流は寄生ダイオード4dを通って流れ、スイッチング素
子3cには、Ed/2しか印加されず過電圧破壊は生じない。Similarly, even if the switching element 3c is turned off first,
The current flows through the parasitic diode 4d, only Ed / 2 is applied to the switching element 3c, and overvoltage breakdown does not occur.
なお、上記実施例では、スイッチング素子としてMOS−F
ETを使用したが、本発明は、他のスイッチング素子（例
えばGTOのような自己消弧形素子）についても適用でき
る。It should be noted that in the above embodiment, the switching element is a MOS-F.
Although ET was used, the present invention is also applicable to other switching devices (eg self-extinguishing devices such as GTO).
また、上記実施例では、直流電源と複数の分圧用コンデ
ンサを用いて各スイッチング素子等に所定の直流電圧を
印加することとしたが、本発明はこれに限定されるもの
ではなく、例えば、各分圧用コンデンサに代えて所定直
流電源を複数配置し、上記実施例における直流電源１を
排除するようにしてもよい。Further, in the above embodiment, a predetermined DC voltage is applied to each switching element and the like using a DC power supply and a plurality of voltage dividing capacitors, but the present invention is not limited to this, and for example, each Instead of the voltage dividing capacitor, a plurality of predetermined DC power supplies may be arranged to eliminate the DC power supply 1 in the above embodiment.
（発明の効果） 本発明に係るインバータ回路では、各スイッチング素子
群を構成する複数のスイッチング素子相互の切換タイミ
ングのずれに起因するスイッチング素子の過電圧による
破壊を確実に防止できるので、信頼度の高いインバータ
回路の提供が可能となる。また、従来に比べて耐圧の低
いスイッチング素子を使用できると共に、使用するコン
デンサの数が少なく、インバータ用の変圧器を使用しな
いので、小形かつ低製造コスト、更に横流が発生しない
インバータ回路の提供が可能となる。(Effects of the Invention) In the inverter circuit according to the present invention, it is possible to reliably prevent the breakdown of the switching elements due to the overvoltage, which is caused by the shift of the switching timings of the plurality of switching elements forming each switching element group, so that the reliability is high. It becomes possible to provide an inverter circuit. In addition, it is possible to use a switching element with a lower breakdown voltage than before, a small number of capacitors are used, and a transformer for an inverter is not used, so it is possible to provide an inverter circuit that is small in size, low in manufacturing cost, and free from cross current. It will be possible.
第１図は本発明に係るインバータ回路の一実施例を示す
回路図、第２図は第１図に示す回路の各部の動作波形
図、第３図は従来技術を示す回路図、第４図は第３図に
おける各部の動作波形図、第５図は他の従来技術を示す
回路図である。 １……直流電源、 2a,2b……分圧用コンデンサ、 3a〜3d……スイッチング素子、 4a〜4d……寄生ダイオード、 ５……直流分カットコンデンサ、 ６……遅れ負荷FIG. 1 is a circuit diagram showing an embodiment of an inverter circuit according to the present invention, FIG. 2 is an operation waveform diagram of each part of the circuit shown in FIG. 1, FIG. 3 is a circuit diagram showing a conventional technique, and FIG. Is an operation waveform diagram of each part in FIG. 3, and FIG. 5 is a circuit diagram showing another prior art. 1 ... DC power supply, 2a, 2b ... Voltage dividing capacitor, 3a-3d ... Switching element, 4a-4d ... Parasitic diode, 5 ... DC component cut capacitor, 6 ... Delayed load
Claims (2)
イッチング素子を２個直列に接続してなるスイッチング
素子対を２個形成し、これら第１及び第２のスイッチン
グ素子対を直列に接続すると共に、 第１のスイッチング素子対を構成する２個のスイッチン
グ素子の相互の接続点と、第２のスイッチング素子対を
構成する２個のスイッチング素子の相互の接続点との間
にコンデンサを介して負荷を接続し、 第１のスイッチング素子対の両端及び第２のスイッチン
グ素子対の両端を直流電源の入力端子とするインバータ
回路であって、 第１のスイッチング素子対と第２のスイッチング素子対
との相互の接続点に隣接する内側の２個のスイッチング
素子を同一のタイミングでオン−オフさせ、上記内側の
２個のスイッチング素子がオフした後に一定時間をおい
て他の外側の２個のスイッチング素子を同一のタイミン
グでオンさせ、かつ、これらの外側の２個のスイッチン
グ素子が同一のタイミングでオフした後に一定時間をお
いて前記内側の２個のスイッチング素子をオンさせるこ
とを特徴とするインバータ回路。1. A switching element pair is formed by connecting two switching elements, each of which is connected in anti-parallel with a diode, in series, and the first and second switching element pairs are connected in series. A load is connected via a capacitor between the mutual connection point of the two switching elements forming the first switching element pair and the mutual connection point of the two switching elements forming the second switching element pair. An inverter circuit connected to both ends of the first switching element pair and both ends of the second switching element pair as input terminals of the DC power supply, wherein the first switching element pair and the second switching element pair are mutually connected. After turning on and off the two inner switching elements adjacent to the connection point of No. at the same timing, the two inner switching elements are turned off. After a certain period of time, the other two outer switching elements are turned on at the same timing, and after the two outer switching elements are turned off at the same timing, a certain period of time elapses and the inner two switching elements are turned on. An inverter circuit characterized by turning on individual switching elements.
のスイッチング素子対の両端にそれぞれ分圧用コンデン
サを接続し、かつ、第１及び第２のスイッチング素子対
の直列回路の両端を直流電源に接続した請求項（１）記
載のインバータ回路。2. Both ends of the first switching element pair and the second pair of switching elements.
2. The inverter circuit according to claim 1, wherein the voltage dividing capacitors are connected to both ends of the switching element pair, and the both ends of the series circuit of the first and second switching element pairs are connected to a DC power source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226098A JPH0720378B2 (en) | 1988-09-09 | 1988-09-09 | Inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226098A JPH0720378B2 (en) | 1988-09-09 | 1988-09-09 | Inverter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0274163A JPH0274163A (en) | 1990-03-14 |
| JPH0720378B2 true JPH0720378B2 (en) | 1995-03-06 |
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ID=16839795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP63226098A Expired - Fee Related JPH0720378B2 (en) | 1988-09-09 | 1988-09-09 | Inverter circuit |
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| JP (1) | JPH0720378B2 (en) |
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1988
- 1988-09-09 JP JP63226098A patent/JPH0720378B2/en not_active Expired - Fee Related
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|---|---|
| JPH0274163A (en) | 1990-03-14 |
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