JPH0721746B2 - データメモリ装置 - Google Patents
データメモリ装置Info
- Publication number
- JPH0721746B2 JPH0721746B2 JP63176085A JP17608588A JPH0721746B2 JP H0721746 B2 JPH0721746 B2 JP H0721746B2 JP 63176085 A JP63176085 A JP 63176085A JP 17608588 A JP17608588 A JP 17608588A JP H0721746 B2 JPH0721746 B2 JP H0721746B2
- Authority
- JP
- Japan
- Prior art keywords
- trigger
- data
- clock
- memory
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、A/D変換器から出力される変換データを選択
的に間引いてメモリに取り込むデータメモリ装置に関す
るものであり、詳しくは、トリガポイントデータの取り
込みの改良に関するものである。
的に間引いてメモリに取り込むデータメモリ装置に関す
るものであり、詳しくは、トリガポイントデータの取り
込みの改良に関するものである。
（従来の技術） 波形観測装置の一種に、アナログ測定信号をA/D変換器
に加えてデジタル信号に変換した後一旦メモリに格納
し、このメモリに格納されたデータを所望の時間に読み
出して表示部に表示させるように構成されたものがあ
る。
に加えてデジタル信号に変換した後一旦メモリに格納
し、このメモリに格納されたデータを所望の時間に読み
出して表示部に表示させるように構成されたものがあ
る。
ところで、このような装置において、比較的周波数が低
いアナログ信号を観測するのにあたっては、限られたメ
モリ容量で比較的長時間の測定を可能にするために、A/
D変換器から出力される変換データを選択的に間引いて
メモリに取り込むことが行われている。
いアナログ信号を観測するのにあたっては、限られたメ
モリ容量で比較的長時間の測定を可能にするために、A/
D変換器から出力される変換データを選択的に間引いて
メモリに取り込むことが行われている。
第５図は、従来のこのようなメモリへのデータ格納動作
の一例を示すタイミングチヤートである。
の一例を示すタイミングチヤートである。
第５図において、（ａ）はアナログ測定信号に関連した
アナログデータADであり、これらアナログデータADは
（ｂ）に示すA/D変換器の変換クロックCCに従って
（ｃ）に示すようにデジタルデータDDに変換される。な
お、この例では、A/D変換器の入力データADと出力デー
タDDとの間には変換クロック４個分の時間差がある。
（ｄ）はデジタルデータDDを選択的に間引いてメモリに
取り込むためのサンプルクロックSCであり、その周期は
変換クロックCCに対して10倍になっていて、A/D変換器
の出力データDDを10個おきに間引いて取り込むことがで
きる。（ｅ）はサンプルクロックSCでメモリに取り込ま
れたデジタルデータDD′を示している。この例では、０
番目のサンプルクロックSCにより０番目のアナログデー
タADが取り込まれ、１番目のサンプルクロックSCにより
10番目のアナログデータADが取り込まれ、２番目のサン
プルクロックSCにより20番目のアナログデータADが取り
込まれている。
アナログデータADであり、これらアナログデータADは
（ｂ）に示すA/D変換器の変換クロックCCに従って
（ｃ）に示すようにデジタルデータDDに変換される。な
お、この例では、A/D変換器の入力データADと出力デー
タDDとの間には変換クロック４個分の時間差がある。
（ｄ）はデジタルデータDDを選択的に間引いてメモリに
取り込むためのサンプルクロックSCであり、その周期は
変換クロックCCに対して10倍になっていて、A/D変換器
の出力データDDを10個おきに間引いて取り込むことがで
きる。（ｅ）はサンプルクロックSCでメモリに取り込ま
れたデジタルデータDD′を示している。この例では、０
番目のサンプルクロックSCにより０番目のアナログデー
タADが取り込まれ、１番目のサンプルクロックSCにより
10番目のアナログデータADが取り込まれ、２番目のサン
プルクロックSCにより20番目のアナログデータADが取り
込まれている。
このようにしてメモリには選択的に間引かれた複数のデ
ータが格納されることになるが、これら格納されたデー
タを読み出して波形表示するのにあたっては、トリガ入
力に関連したトリガポイントデータをも格納しておき、
格納されたトリガポイントデータに基づいて表示波形に
おけるトリガとの時間関係を管理する必要がある。
ータが格納されることになるが、これら格納されたデー
タを読み出して波形表示するのにあたっては、トリガ入
力に関連したトリガポイントデータをも格納しておき、
格納されたトリガポイントデータに基づいて表示波形に
おけるトリガとの時間関係を管理する必要がある。
（発明が解決しようとする問題点） このようなトリガポイントデータは、トリガ入力後の最
初のサンプルクロックの立ち上がりで取り込まれるが、
単純にトリガ入力後の最初のサンプルクロックの立ち上
がりで取り込むとトリガ入力以前のデータをトリガポイ
ントデータとして取り込んでしまうことがある。
初のサンプルクロックの立ち上がりで取り込まれるが、
単純にトリガ入力後の最初のサンプルクロックの立ち上
がりで取り込むとトリガ入力以前のデータをトリガポイ
ントデータとして取り込んでしまうことがある。
（ｆ）はトリガTGであり、８番目のアナログデータADに
対応したタイミングで加えられている。（ｇ）はトリガ
ポイントデータTDであり、トリガTG入力後の最初のサン
プルクロックSCの立ち上がり，すなわち14番目のアナロ
グデータADに対応したタイミングで10番目のアナログデ
ータADに対応した変換デジタルデータDDが取り込まれて
いる。この場合のトリガポイントデータTDはトリガTG入
力後のアナログデータADに対応したものであって、不都
合はない。
対応したタイミングで加えられている。（ｇ）はトリガ
ポイントデータTDであり、トリガTG入力後の最初のサン
プルクロックSCの立ち上がり，すなわち14番目のアナロ
グデータADに対応したタイミングで10番目のアナログデ
ータADに対応した変換デジタルデータDDが取り込まれて
いる。この場合のトリガポイントデータTDはトリガTG入
力後のアナログデータADに対応したものであって、不都
合はない。
（ｈ）もトリガ入力であり、12番目のアナログデータAD
に対応したタイミングで加えられている。（ｉ）もトリ
ガポイントデータTDであるが、（ｇ）と同様にトリガTG
入力後の最初のサンプルクロックSCの立ち上がり，すな
わち14番目のアナログデータADに対応したタイミングで
10番目のアナログデータADに対応した変換デジタルデー
タDDが取り込まれている。しかし、この場合のトリガポ
イントデータTDはトリガTG入力前のアナログデータADに
対応したものであり、本来のトリガポイントデータTDと
しては好ましくない。
に対応したタイミングで加えられている。（ｉ）もトリ
ガポイントデータTDであるが、（ｇ）と同様にトリガTG
入力後の最初のサンプルクロックSCの立ち上がり，すな
わち14番目のアナログデータADに対応したタイミングで
10番目のアナログデータADに対応した変換デジタルデー
タDDが取り込まれている。しかし、この場合のトリガポ
イントデータTDはトリガTG入力前のアナログデータADに
対応したものであり、本来のトリガポイントデータTDと
しては好ましくない。
本発明は、このような点に着目したものであり、その目
的は、トリガ入力以降のアナログデータのみをトリガポ
イントデータとして取り込むことができるデータメモリ
装置を提供することにある。
的は、トリガ入力以降のアナログデータのみをトリガポ
イントデータとして取り込むことができるデータメモリ
装置を提供することにある。
（問題点を解決するための手段） 本発明のデータメモリ装置は、 アナログデータを一定周期の変換クロックに従ってデジ
タルデータに変換し、アナログデータが入力されてから
変換クロックのｎ周期後に変換されたデジタルデータを
出力するA/D変換器と、 変換クロックに同期したサンプルクロックを出力するサ
ンプルクロック発生回路と、 サンプルクロックに従ってA/D変換器の出力データを選
択的に取り込むラッチと、 ラッチを介して取り込まれるA/D変換器の出力データを
格納するメモリと、 変換クロック，サンプルクロックおよびトリガを入力と
し、トリガをトリガが入力された後の最初の変換クロッ
クから変換クロックのｎ−0.5周期分遅延させた後、そ
の後に加えられる最初のサンプルクロックに従ってトリ
ガポイントデータが書き込まれるメモリアドレスをラッ
チするトリガアドレスラッチ信号として出力するトリガ
アドレスラッチ信号発生回路と、 トリガアドレスラッチ信号発生回路から出力されるトリ
ガアドレスラッチ信号に従ってトリガポイントデータが
書き込まれるメモリアドレスを保持するメモリアドレス
を保持手段を有し、サンプルクロックに従ってメモリア
ドレスを変化させるメモリアドレスコントローラ、 を設けたことを特徴とする。
タルデータに変換し、アナログデータが入力されてから
変換クロックのｎ周期後に変換されたデジタルデータを
出力するA/D変換器と、 変換クロックに同期したサンプルクロックを出力するサ
ンプルクロック発生回路と、 サンプルクロックに従ってA/D変換器の出力データを選
択的に取り込むラッチと、 ラッチを介して取り込まれるA/D変換器の出力データを
格納するメモリと、 変換クロック，サンプルクロックおよびトリガを入力と
し、トリガをトリガが入力された後の最初の変換クロッ
クから変換クロックのｎ−0.5周期分遅延させた後、そ
の後に加えられる最初のサンプルクロックに従ってトリ
ガポイントデータが書き込まれるメモリアドレスをラッ
チするトリガアドレスラッチ信号として出力するトリガ
アドレスラッチ信号発生回路と、 トリガアドレスラッチ信号発生回路から出力されるトリ
ガアドレスラッチ信号に従ってトリガポイントデータが
書き込まれるメモリアドレスを保持するメモリアドレス
を保持手段を有し、サンプルクロックに従ってメモリア
ドレスを変化させるメモリアドレスコントローラ、 を設けたことを特徴とする。
（実施例） 以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、１はA/D変換器であり、アナログデー
タADを一定周期の変換クロックCCに従ってデジタルデー
タDDに変換し、アナログデータADが入力されてから変換
クロックCCのｎ周期後に変換されたデジタルデータDDを
出力する。２は変換クロックCCに同期したサンプルクロ
ックSCを出力するサンプルクロック発生回路、３はサン
プルクロックSCに従ってA/D変換器１の出力データDDを
選択的に取り込むラッチ、４はラッチ３を介して取り込
まれたA/D変換器１の出力データDDを格納するメモリで
ある。５はトリガアドレスラッチ信号発生回路であり、
変換クロックCC,サンプルクロックSCおよびトリガTGを
入力とし、トリガTGをトリガTGが入力された後の最初の
変換クロックCCから変換クロックCCのｎ−0.5周期分遅
延させた後、その後に加えられる最初のサンプルクロッ
クSCに従ってトリガポイントデータTDが書き込まれるメ
モリアドレスMAをラッチするトリガアドレスラッチ信号
TLとして出力する。６はメモリアドレスコントローラで
あり、トリガアドレスラッチ信号発生回路５から出力さ
れるトリガアドレスラッチ信号TLに従ってトリガポイン
トデータTDが書き込まれるメモリアドレスを保持するレ
ジスタなどのメモリアドレス保持手段を有し、サンプル
クロックSCに従ってメモリアドレスMAを変化させる。
第１図において、１はA/D変換器であり、アナログデー
タADを一定周期の変換クロックCCに従ってデジタルデー
タDDに変換し、アナログデータADが入力されてから変換
クロックCCのｎ周期後に変換されたデジタルデータDDを
出力する。２は変換クロックCCに同期したサンプルクロ
ックSCを出力するサンプルクロック発生回路、３はサン
プルクロックSCに従ってA/D変換器１の出力データDDを
選択的に取り込むラッチ、４はラッチ３を介して取り込
まれたA/D変換器１の出力データDDを格納するメモリで
ある。５はトリガアドレスラッチ信号発生回路であり、
変換クロックCC,サンプルクロックSCおよびトリガTGを
入力とし、トリガTGをトリガTGが入力された後の最初の
変換クロックCCから変換クロックCCのｎ−0.5周期分遅
延させた後、その後に加えられる最初のサンプルクロッ
クSCに従ってトリガポイントデータTDが書き込まれるメ
モリアドレスMAをラッチするトリガアドレスラッチ信号
TLとして出力する。６はメモリアドレスコントローラで
あり、トリガアドレスラッチ信号発生回路５から出力さ
れるトリガアドレスラッチ信号TLに従ってトリガポイン
トデータTDが書き込まれるメモリアドレスを保持するレ
ジスタなどのメモリアドレス保持手段を有し、サンプル
クロックSCに従ってメモリアドレスMAを変化させる。
第２図は、トリガアドレスラッチ信号発生回路５の具体
例を示す回路図である。51〜53はフリップフロップ、54
はインバータである。フリップフロップ511〜51nはA/D
変換器１の変換処理による入力データと出力データの遅
延時間に対応した変換クロックCCの周期数ｎに応じた段
数分設けられるものであり、各クロック端子には変換ク
ロックCCが直接加えられ、初段のフリップフロップ511
のデータ端子ＤにはトリガTGが加えられて出力端子Ｑは
次段のフリップフロップ512のデータ端子Ｄに接続さ
れ、以下同様に前段のフリップフロップの出力端子Ｑは
後段のフリップフロップのデータ端子Ｄに継続接続され
ている。フリップフロップ52のクロック端子にはインバ
ータ54を介して変換クロックCCが加えられ、データ端子
Ｄにはフリップフロップ51nの出力端子Ｑが接続されて
いる。フリップフロップ53のクロック端子にはサンプル
クロックSCが加えられ、データ端子Ｄにはフリップフロ
ップ52の出力端子Ｑが接続されている。
例を示す回路図である。51〜53はフリップフロップ、54
はインバータである。フリップフロップ511〜51nはA/D
変換器１の変換処理による入力データと出力データの遅
延時間に対応した変換クロックCCの周期数ｎに応じた段
数分設けられるものであり、各クロック端子には変換ク
ロックCCが直接加えられ、初段のフリップフロップ511
のデータ端子ＤにはトリガTGが加えられて出力端子Ｑは
次段のフリップフロップ512のデータ端子Ｄに接続さ
れ、以下同様に前段のフリップフロップの出力端子Ｑは
後段のフリップフロップのデータ端子Ｄに継続接続され
ている。フリップフロップ52のクロック端子にはインバ
ータ54を介して変換クロックCCが加えられ、データ端子
Ｄにはフリップフロップ51nの出力端子Ｑが接続されて
いる。フリップフロップ53のクロック端子にはサンプル
クロックSCが加えられ、データ端子Ｄにはフリップフロ
ップ52の出力端子Ｑが接続されている。
このような構成において、初段のフリップフロップ511
の出力端子ＱからはトリガTGが変換クロックCCにラッチ
されて交換クロックCCに同期したトリガTGSとして出力
され、次段のフリップフロップ512のデータ端子Ｄに加
えられる。フリップフロップ51nの出力端子Ｑからフリ
ップフロップ52のデータ端子Ｄに加えられるトリガTGD1
はフリップフロップ511から出力されるトリガTGSに対し
て変換クロックCCのｎ−１周期分遅延したものになり、
フリップフロップ52の出力端子Ｑからフリップフロップ
53のデータ端子Ｄに加えられるトリガTGD2はフリップフ
ロップ51nの出力信号に対してさらに変換クロックCCの1
/2周期分遅延したものになる。フリップフロップ53の出
力端子Ｑからはフリップフロップ52から出力されるトリ
ガTGD2がサンプルクロックSCにラッチされてンプルクロ
ックSCに同期したトリガアドレスラッチ信号TLとして出
力される。ここで、フリップフロップ52の出力端子Ｑか
らフリップフロップ53のデータ端子Ｄに加えられるトリ
ガTGD2をフリップフロップ511から出力されるトリガTGS
に対して交換クロックCCのｎ−0.5周期分遅延させてい
る。これはサンプルクロックSCの周期が変換クロックCC
と等しい最高サンプルレートの場合にトリガアドレスラ
ッチ信号TLはフリップフロップ511から出力されるトリ
ガTGSに対して交換クロックCCのｎ周期後に立ち上がる
が、その際にタイミングがフリップフロップ52から出力
されるトリガTGD2と競りあって誤動作するのを防止する
ためである。
の出力端子ＱからはトリガTGが変換クロックCCにラッチ
されて交換クロックCCに同期したトリガTGSとして出力
され、次段のフリップフロップ512のデータ端子Ｄに加
えられる。フリップフロップ51nの出力端子Ｑからフリ
ップフロップ52のデータ端子Ｄに加えられるトリガTGD1
はフリップフロップ511から出力されるトリガTGSに対し
て変換クロックCCのｎ−１周期分遅延したものになり、
フリップフロップ52の出力端子Ｑからフリップフロップ
53のデータ端子Ｄに加えられるトリガTGD2はフリップフ
ロップ51nの出力信号に対してさらに変換クロックCCの1
/2周期分遅延したものになる。フリップフロップ53の出
力端子Ｑからはフリップフロップ52から出力されるトリ
ガTGD2がサンプルクロックSCにラッチされてンプルクロ
ックSCに同期したトリガアドレスラッチ信号TLとして出
力される。ここで、フリップフロップ52の出力端子Ｑか
らフリップフロップ53のデータ端子Ｄに加えられるトリ
ガTGD2をフリップフロップ511から出力されるトリガTGS
に対して交換クロックCCのｎ−0.5周期分遅延させてい
る。これはサンプルクロックSCの周期が変換クロックCC
と等しい最高サンプルレートの場合にトリガアドレスラ
ッチ信号TLはフリップフロップ511から出力されるトリ
ガTGSに対して交換クロックCCのｎ周期後に立ち上がる
が、その際にタイミングがフリップフロップ52から出力
されるトリガTGD2と競りあって誤動作するのを防止する
ためである。
このように構成された装置の動作を、第３図および第４
図のタイミングチャートを用いて説明する。
図のタイミングチャートを用いて説明する。
第３図において、A/D変換器１における変換遅延時間は
（ｂ）に示す変換クロックCCの周期tccの４倍（ｎ＝
４）であって、（ｃ）に示すサンプルクロックSCの周期
は変換クロックCCの周期tccと1:1の関係になるように設
定されている。これにより、（ａ）に示す０番目のアナ
ログADは（ｄ）に示すように4tcc経過後に０番目のデジ
タルデータDDとして変換出力される。一方、（ｆ）に示
すトリガTGが入力されると、その直後の変換クロックCC
の立ち上がりに周期して（ｇ）に示すようにトリガTGS
が出力され、このトリガTGSから時間3.5tcc経過した時
点で（ｈ）に示すようにトリガTGD2が出力され、このト
リガTGD2が発生した直後のサンプルクロックSCに同期し
て（ｉ）に示すようにトリガポイントデータが書き込ま
れるメモリアドレスMAをラッチするための信号TLが出力
される。第３図では、トリガアドレスラッチ信号TLの立
ち上がりによって＃Ｋのメモリアドレスがメモリアドレ
スコントローラ６のレジスタにラッチされ、メモリ４の
アドレス＃Ｋにトリガポイントデータとして０番目のア
ナログデータADが変換された０番目のデジタルデータDD
が格納されることになる。
（ｂ）に示す変換クロックCCの周期tccの４倍（ｎ＝
４）であって、（ｃ）に示すサンプルクロックSCの周期
は変換クロックCCの周期tccと1:1の関係になるように設
定されている。これにより、（ａ）に示す０番目のアナ
ログADは（ｄ）に示すように4tcc経過後に０番目のデジ
タルデータDDとして変換出力される。一方、（ｆ）に示
すトリガTGが入力されると、その直後の変換クロックCC
の立ち上がりに周期して（ｇ）に示すようにトリガTGS
が出力され、このトリガTGSから時間3.5tcc経過した時
点で（ｈ）に示すようにトリガTGD2が出力され、このト
リガTGD2が発生した直後のサンプルクロックSCに同期し
て（ｉ）に示すようにトリガポイントデータが書き込ま
れるメモリアドレスMAをラッチするための信号TLが出力
される。第３図では、トリガアドレスラッチ信号TLの立
ち上がりによって＃Ｋのメモリアドレスがメモリアドレ
スコントローラ６のレジスタにラッチされ、メモリ４の
アドレス＃Ｋにトリガポイントデータとして０番目のア
ナログデータADが変換された０番目のデジタルデータDD
が格納されることになる。
第４図において、A/Dは変換器１における変換時間は
（ｂ）に示す変換クロックCCの周期tccの４倍（ｎ＝
４）であるが。（ｃ）に示すサンプルクロックSCの周期
は変換クロックCCの周期tccと10:1の関係になるように
設定されている。これにより、サンプルクロックSCの
（０）の立ち上がりでラッチされてメモリ４に格納され
るデジタルデータDD′は、（ｄ）に示すように4tcc過去
の０番目のアナログデータADが変換出力されたものにな
る。ここで、このような０番目のデジタルデータDD′が
トリガポイントデータとして使用できる条件は、０番目
のデジタルデータDD′をラッチしたサンプルクロックSC
の（０）の立ち上がりよりも14tcc過去の時点から4tcc
過去の時点までの間にトリガTGが入力された場合であ
る。すなわち、ケース1,2ではトリガTGは（ｆ），
（ｊ）に示すように０番目のアナログデータAD以前に入
力されているので、０番目のアナログデータADはトリガ
TG入力後の最初のサンプリングデータになっている。従
って、いずれの場合も（ｉ），（ｍ）に示すトリガアド
レスラッチ信号TLの立ち上がりによって＃Ｋのメモリア
ドレスがメモリアドレスコントローラ６のレジスタにラ
ッチされ、メモリ４のアドレス＃Ｋにトリガポイントデ
ータとして０番目のアナログデータADが変換された０番
目のデジタルデータDDが格納されることになる。これに
対して、ケース３ではトリガTGは（ｎ）に示すように０
番目のアナログデータADの後に入力されているが、この
０番目のアナログデータADはトリガTG入力後の最初のサ
ンプリングデータになっている。ところが、（ｐ）に示
すトリガTGD2の立ち上がりはその近傍のサンプルクロッ
クSCの（０）の立ち上がりよりも遅れているのでトリガ
入力以前のデータとして扱われることはなく、トリガポ
イントデータにはならない。このケース３におけるトリ
ガポイントデータはトリガ入力後に入力される１番目の
アナログデータADが変換された１番目のデジタルデータ
DD′であり、サンプルクロックSCの（１）の立ち上がり
によってラッチされ、トリガアドレスラッチ信号TLの立
ち上がりによってラッチされるメモリ４のアドレス＃Ｋ
＋１に格納されることになる。
（ｂ）に示す変換クロックCCの周期tccの４倍（ｎ＝
４）であるが。（ｃ）に示すサンプルクロックSCの周期
は変換クロックCCの周期tccと10:1の関係になるように
設定されている。これにより、サンプルクロックSCの
（０）の立ち上がりでラッチされてメモリ４に格納され
るデジタルデータDD′は、（ｄ）に示すように4tcc過去
の０番目のアナログデータADが変換出力されたものにな
る。ここで、このような０番目のデジタルデータDD′が
トリガポイントデータとして使用できる条件は、０番目
のデジタルデータDD′をラッチしたサンプルクロックSC
の（０）の立ち上がりよりも14tcc過去の時点から4tcc
過去の時点までの間にトリガTGが入力された場合であ
る。すなわち、ケース1,2ではトリガTGは（ｆ），
（ｊ）に示すように０番目のアナログデータAD以前に入
力されているので、０番目のアナログデータADはトリガ
TG入力後の最初のサンプリングデータになっている。従
って、いずれの場合も（ｉ），（ｍ）に示すトリガアド
レスラッチ信号TLの立ち上がりによって＃Ｋのメモリア
ドレスがメモリアドレスコントローラ６のレジスタにラ
ッチされ、メモリ４のアドレス＃Ｋにトリガポイントデ
ータとして０番目のアナログデータADが変換された０番
目のデジタルデータDDが格納されることになる。これに
対して、ケース３ではトリガTGは（ｎ）に示すように０
番目のアナログデータADの後に入力されているが、この
０番目のアナログデータADはトリガTG入力後の最初のサ
ンプリングデータになっている。ところが、（ｐ）に示
すトリガTGD2の立ち上がりはその近傍のサンプルクロッ
クSCの（０）の立ち上がりよりも遅れているのでトリガ
入力以前のデータとして扱われることはなく、トリガポ
イントデータにはならない。このケース３におけるトリ
ガポイントデータはトリガ入力後に入力される１番目の
アナログデータADが変換された１番目のデジタルデータ
DD′であり、サンプルクロックSCの（１）の立ち上がり
によってラッチされ、トリガアドレスラッチ信号TLの立
ち上がりによってラッチされるメモリ４のアドレス＃Ｋ
＋１に格納されることになる。
このように構成することにより、トリガポイントデータ
を、必ずトリガ入力以降の最初のサンプルデータにする
ことができる。
を、必ずトリガ入力以降の最初のサンプルデータにする
ことができる。
（発明の効果） 以上説明したように、本発明によれば、トリガ入力以降
のアナログデータのみをトリガポイントデータとして取
り込むことができるデータメモリ装置が実現でき、デジ
タルオシロスコープにおけるトリガポイント管理などに
実用上の効果は大きい。
のアナログデータのみをトリガポイントデータとして取
り込むことができるデータメモリ装置が実現でき、デジ
タルオシロスコープにおけるトリガポイント管理などに
実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のトリガアドレスラッチ信号発生回路の具体例を
示す回路図、第３図および第４図は第１図の動作を説明
するためのタイミングチャート、第５図は従来の装置の
動作を説明するためのタイミングチャートである。 １……A/D変換器、２……サンプルクロック発生回路、
３……ラッチ、４……メモリ、５……トリガアドレス信
号発生回路、６……メモリアドレスコントローラ。
第１図のトリガアドレスラッチ信号発生回路の具体例を
示す回路図、第３図および第４図は第１図の動作を説明
するためのタイミングチャート、第５図は従来の装置の
動作を説明するためのタイミングチャートである。 １……A/D変換器、２……サンプルクロック発生回路、
３……ラッチ、４……メモリ、５……トリガアドレス信
号発生回路、６……メモリアドレスコントローラ。
Claims (1)
- 【請求項１】アナログデータを一定周期の変換クロック
に従ってデジタルデータに変換し、アナログデータが入
力されてから交換クロックのｎ周期後に変換されたデジ
タルデータを出力するA/D変換器と、 変換クロックに同期したサンプルクロックを出力するサ
ンプルクロック発生回路と、 サンプルクロックに従ってA/D変換器の出力データを選
択的に取り込むラッチと、 ラッチを介して取り込まれたA/D変換器の出力データを
格納するメモリと、 変換クロック、サンプルクロックおよびトリガを入力と
し、トリガをトリガが入力された後の最初の変換クロッ
クから変換クロックのｎ−0.5周期分遅延させた後、そ
の後に加えられる最初のサンプルクロックに従ってトリ
ガポイントデータが書き込まれるメモリアドレスをラッ
チするトリガアドレスラッチ信号として出力するトリガ
アドレスラッチ信号発生回路と、 トリガアドレスラッチ信号発生回路から出力されるトリ
ガアドレスラッチ信号に従ってトリガポイントデータが
書き込まれるメモリアドレスを保持するメモリアドレス
保持手段を有し、サンプルクロックに従ってメモリアド
レスを変化させるメモリアドレスコントローラ、 を設けたことを特徴とするデータメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176085A JPH0721746B2 (ja) | 1988-07-14 | 1988-07-14 | データメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176085A JPH0721746B2 (ja) | 1988-07-14 | 1988-07-14 | データメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0225914A JPH0225914A (ja) | 1990-01-29 |
| JPH0721746B2 true JPH0721746B2 (ja) | 1995-03-08 |
Family
ID=16007455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176085A Expired - Lifetime JPH0721746B2 (ja) | 1988-07-14 | 1988-07-14 | データメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721746B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8293893B2 (en) | 2007-03-09 | 2012-10-23 | Otsuka Chemical Co., Ltd. | Method for producing 6-hydroxyethylpenam compound |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081632A (ja) * | 1983-10-12 | 1985-05-09 | Toshiba Corp | デ−タ収集装置 |
| JPS6257835U (ja) * | 1985-10-01 | 1987-04-10 |
-
1988
- 1988-07-14 JP JP63176085A patent/JPH0721746B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225914A (ja) | 1990-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60198466A (ja) | デジタル波形記憶装置 | |
| JPS6171499A (ja) | デ−タサンプリング方法 | |
| US4775954A (en) | Apparatus for generating timing signals used for testing ICs having two enable input terminals | |
| JPH0721746B2 (ja) | データメモリ装置 | |
| JPH07120505A (ja) | 波形記憶装置 | |
| JPH0774634A (ja) | 波形記憶装置 | |
| JPH10126645A (ja) | 周波数変換装置 | |
| JP3108008B2 (ja) | フラッシュメモリを用いる動映像信号実時間処理方法及びその装置 | |
| JP3439565B2 (ja) | 波形記憶装置 | |
| KR100232028B1 (ko) | 모자이크 효과 발생 장치 | |
| JP3102651B2 (ja) | スペクトラムアナライザと波形表示器の兼用器 | |
| JP3444573B2 (ja) | 波形記憶装置 | |
| KR920002518B1 (ko) | 정지화상 기록 재생장치 | |
| KR0127133B1 (ko) | 디지탈 레이다의 리타임 메모리 전환회로 | |
| JPH03269371A (ja) | 波形記憶装置 | |
| US5235269A (en) | Waveform measuring device | |
| JP3107555B2 (ja) | データ処理装置 | |
| SU1636839A1 (ru) | Устройство дл ввода информации | |
| JPH05315956A (ja) | クロック信号発生回路 | |
| JP3452661B2 (ja) | 波形記憶装置 | |
| JPH0542076B2 (ja) | ||
| JPS6154535A (ja) | 最大値最小値演算回路 | |
| JPS6266122A (ja) | 多入力波形記憶装置 | |
| JPH0312733A (ja) | 記憶装置 | |
| JPH0213858A (ja) | データのメモリ格納装置 |