JPH0721782B2 - 記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はシステム制御装置にエラーリプライを返送する
記憶装置に関し、特にライト系動作でエラーリプライの
タイミングに間に合わないエラーが発生した場合のエラ
ー制御に関する。

［従来の技術］ 従来、この種の記憶装置でライト系動作にエラーリプラ
イのタイミングに間に合わないエラーが発生した場合、
診断制御装置にエラーを報告し、診断制御装置はこのエ
ラーを受けて、どの種のエラーであるかを判断してか
ら、システムを停止させていた。一方、記憶装置はライ
トを禁止できる場合は実施していた。

［発明が解決しようとする課題］ 上述した従来の記憶装置は、診断制御装置にエラーリプ
ライのタイミングに間に合わないにエラーを報告するた
め、エラーが発生してからシステムが停止する迄数十〜
数百命令が動作してしまう。この間に、前記エラーのア
ドレスデータがリードされた場合、エラーが検出されな
いため、データ化けになるのいう欠点がある。

［課題を解決するための手段］ 本発明による記憶装置は、システム制御装置からの書込
み、読出し、及び部分書込み命令に対して、書込み、読
出し、及び部分書込み動作を実行し、エラーが発生した
時はそのエラーを検出し、エラーリプライを前記システ
ム制御装置に返送する記憶装置に於いて、書込み、ある
いは部分書込み動作中に、前記エラーリプライのタイミ
ングに間に合わない重障害エラーを検出した時に、該重
障害エラーをホールドし、重障害エラーを出力するエラ
ーレジスタと、前記重障害エラーを検出した時のアドレ
スをホールドし、エラーアドレスを出力するエラーアド
レス保持手段と、読出し動作時に、読出しアドレスとエ
ラーアドレスが一致したときにエラー報告する第１のモ
ードとエラーアドレスにかかわらずエラー報告する第２
のモードとを切替えるために、前記第１のモードと前記
第２のモードのいずれか一方を示すモード信号を出力す
るモードレジスタと、読出し動作時に前記システム制御
装置から送られてきたアドレスと前記エラーアドレスと
を比較し、該比較結果が一致した時に一致信号を出力す
る比較回路と、前記モードレジスタが第１のモードを示
すモード信号を出力している時には、前記比較回路が一
致信号を出力しかつ前記エラーレジスタが重障害エラー
を出力しているときにエラー報告を指示するエラー報告
指示信号を出力し、前記モードレジスタが第２のモード
を示すモード信号を出力している時には、前記比較回路
が一致信号を出力しているが否かにかかわらず前記エラ
ーレジスタが重障害エラーを出力しているときに前記エ
ラー報告指示信号を出力するゲート回路と、該エラー報
告指示信号を受けた時に、前記エラーリプライを前記シ
ステム制御装置へ送出する送出手段と、を有することを
を特徴とする。

［実施例］ 以下、本発明の実施例について図面を参照して説明す
る。

第１図を参照すると、本発明の一実施例による記憶装置
30は、システム制御装置１からの書込み、読出し、及び
部分書込み命令に対して、書込み、読出し、及び部分書
込み動作を実行し、エラーが発生した時はエラーを検出
し、エラーリプライをシステム制御装置１に返送するも
のである。

記憶装置30は、主制御回路３、アドレス制御回路４、エ
ラー制御回路５、タイミング制御回路６、比較回路７、
エラーレジスタ８、アンド回路９、メモリマトリックス
回路10、モードレジスタ50、及びオア回路51を有する。

次に、本実施例の動作を第２図に示すタイミングチャー
トを参照して説明する。

通常の書込動作では、システム制御装置１からリクエス
ト、コマンド11が送られてくると、それが主制御回路３
で解読され、書込動作用の制御信号が各種回路へ送られ
る。タイミング制御回路６は、主制御回路３からの制御
信号12より、RAS、CAS、及びWEタイミング信号18を発生
し、それをメモリマトリックス回路10へ送る。この時、
ライトデータ（第１図には記されていない。）及びアド
レス制御回路４からのアドレス17もメモリマトリックス
回路10に送られ、メモリマトリックス回路10のアドレス
17にライトデータが書込まれる。もし、アドレスパリテ
ィエラー等のリプライ15のタイミングに間に合うエラー
が検出された場合には、エラーリプライ26がエラー制御
回路５からシステム制御装置１へ返送される。しかし、
タイミング信号18のエラー発生等で、エラー制御回路５
でタイミングエラーが検出された場合、重障害エラー22
がエラーレジスタ８にホールドされる。また、エラー制
御回路５内のレジスタ（図示せず）に本動作時のアドレ
スがホールドされる。重障害エラー22の発生タイミング
では、システム制御装置１にエラーリプライ26を返送す
ることはできない。したがって、システム制御装置１は
書込み動作が正常に終了したと判断して処理を続行す
る。

次に通常の読出し動作が実行されると、アドレス制御回
路４から出力されたアドレス17で指定されたメモリマト
リックス回路10のアドレスからデータが読出され、この
リードデータは第１図には記されていないデータライン
を介してシステム制御装置１へ送られる。この時、モー
ドレジスタ50から出力されるモード信号52が論理“0"
で、書込み動作時にホールドされたエラーアドレス23と
システム制御装置１からのアドレス制御回路４を介した
アドレス17とを比較回路７で比較して一致していれば、
オア回路51、アンド回路９、及びエラー制御回路５を介
してエラーリプライ26がシステム制御装置１へ返送され
る。アドレスが不一致であればエラーリプライ26は返送
されない。

また、モード信号52が論理“1"になった場合は、アドレ
スが一致していようといまいと、以前の書込み動作で重
障害エラーが発生した状態で読出し動作が実行される
と、オア回路51、アンド回路９及びエラー制御回路５を
介してエラーリプライ26がシステム制御装置１へ返送さ
れる。

［発明の効果］ 以上説明したように本発明は、書込み、あるいは部分書
込み動作中の重障害エラーに対して、重障害エラーとア
ドレスをホールドするが、システム制御装置へはエラー
報告をしないようにし、読出し動作時に、モードレジス
タの値により、エラーアドレスを比較して一致すればシ
ステム制御装置へエラーを報告するか、あるいはエラー
アドレスにかかわらずエラー報告をするかを切替えるこ
とにより、システムの信頼度を向上するだけでなく、ダ
イナミックな診断ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による記憶装置の構成をシス
テム制御装置と共に示すブロック図、第２図は本発明の
動作を説明するためのタイミングチャートである。 １……システム制御装置、３……主制御回路、４……ア
ドレス制御回路、５……エラー制御回路、６……タイミ
ング制御回路、７……比較回路、８……エラーレジス
タ、９……アンド回路、10……メモリマトリックス回
路、11……リクエスト，コマンド、15……リプライ、1
6,17,19……アドレス、18……タイミング信号、22……
重障害エラー、23……エラーアドレス、26……エラーリ
プライ、30……記憶装置、50……モードレジスタ、51…
…オア回路、52……モード信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】システム制御装置からの書込み、読出し、
   及び部分書込み命令に対して、書込み、読出し、及び部
   分書込み動作を実行し、エラーが発生した時はそのエラ
   ーを検出し、エラーリプライを前記システム制御装置に
   返送する記憶装置に於いて、 書込み、あるいは部分書込み動作中に、前記エラーリプ
   ライのタイミングに間に合わない重障害エラーを検出し
   た時に、該重障害エラーをホールドし、重障害エラーを
   出力するエラーレジスタと、 前記重障害エラーを検出した時のアドレスをホールド
   し、エラーアドレスを出力するエラーアドレス保持手段
   と、 読出し動作時に、読出しアドレスと前記エラーアドレス
   が一致したときにエラー報告する第１のモードとエラー
   アドレスにかかわらずエラー報告する第２のモードとを
   切替えるために、前記第１のモードと前記第２のモード
   のいずれか一方を示すモード信号を出力するモードレジ
   スタと、 読出し動作時に前記システム制御装置から送られてきた
   アドレスと前記エラーアドレスとを比較し、該比較結果
   が一致した時に一致信号を出力する比較回路と、 前記モードレジスタが第１のモードを示すモード信号を
   出力している時には、前記比較回路が一致信号を出力し
   かつ前記エラーレジスタが重障害エラーを出力している
   ときにエラー報告を指示するエラー報告指示信号を出力
   し、前記モードレジスタが第２のモードを示すモード信
   号を出力している時には、前記比較回路が一致信号を出
   力しているか否かにかかわらず前記エラーレジスタが重
   障害エラーを出力しているときに前記エラー報告指示信
   号を出力するゲート回路と、 該エラー報告指示信号を受けた時に、前記エラーリプラ
   イを前記システム制御装置へ送出する送出手段と、 を有することを特徴とする記憶装置。