JPH0722169B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0722169B2 JPH0722169B2 JP61029313A JP2931386A JPH0722169B2 JP H0722169 B2 JPH0722169 B2 JP H0722169B2 JP 61029313 A JP61029313 A JP 61029313A JP 2931386 A JP2931386 A JP 2931386A JP H0722169 B2 JPH0722169 B2 JP H0722169B2
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- JP
- Japan
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- bonding
- electrode
- chip
- package base
- wire
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
- H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/853—On the same surface
- H10W72/871—Bond wires and strap connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は半導体装置に係り、特に半導体チップのパッケ
ージへの実装構造に関する。
ージへの実装構造に関する。
(従来の技術) 半導体集積回路は近年ますます高集積化されている。こ
れに伴い、半導体チップを収容するパッケージも大型化
し、パッケージ上の電極数が300にも及ぶものが現われ
ている。
れに伴い、半導体チップを収容するパッケージも大型化
し、パッケージ上の電極数が300にも及ぶものが現われ
ている。
第2図(a)(b)は半導体集積回路チップの一般的な
実装構造を示している。21がチップであり、23がこれを
搭載したパッケージ基台であって、チップ21上の電極パ
ッド22とパッケージ基台23上の電極24との間はボンディ
ング・ワイヤ25により接続されている。集積回路の高集
積化、多ピン化に伴い、チップ上の電極パッド列及びパ
ッケージ基台上の電極列の面積や間隔は今後も更に縮小
化していく傾向にある。しかしこの縮小化には技術的に
限界がある。
実装構造を示している。21がチップであり、23がこれを
搭載したパッケージ基台であって、チップ21上の電極パ
ッド22とパッケージ基台23上の電極24との間はボンディ
ング・ワイヤ25により接続されている。集積回路の高集
積化、多ピン化に伴い、チップ上の電極パッド列及びパ
ッケージ基台上の電極列の面積や間隔は今後も更に縮小
化していく傾向にある。しかしこの縮小化には技術的に
限界がある。
第3図(a)(b)はこの問題を解決するために考えら
れた実装構造である。集積回路チップ31の電極パッド32
は各辺に沿って2列設けられ、パッケージ基台33上の電
極34も階段状に2段に配列形成され、これら電極パッド
32と電極34間をボンディング・ワイヤ35により接続して
いる。この様な多段ボンディングにより、電極間隔等を
極端に縮小することなく、多ピン化に対応しようとする
ものである。
れた実装構造である。集積回路チップ31の電極パッド32
は各辺に沿って2列設けられ、パッケージ基台33上の電
極34も階段状に2段に配列形成され、これら電極パッド
32と電極34間をボンディング・ワイヤ35により接続して
いる。この様な多段ボンディングにより、電極間隔等を
極端に縮小することなく、多ピン化に対応しようとする
ものである。
(発明が解決しようとする問題点) 第3図のように多段ワイヤ・ボンディング技術を適用し
た場合、ボンディング・ワイヤの過密化により短絡の可
能性が高いものとなる。これに対し、ワイヤ・ボンディ
ング方向を隣同士交互にすることで短絡を防止する提案
がなされているが(特開昭59−195856号公報)、根本的
解決にはなってはいない。また更に高密度多段階電極化
した場合、ワイヤ・ボンディングそのものを行なうこと
が困難になる。更に、ボンディング・ワイヤの高密度化
に伴いワイヤの太さが減少していく傾向にあるため、例
えば電源線など比較的大電流が流れる部分は複数本のワ
イヤを設けなければならない、といった問題が生じる。
た場合、ボンディング・ワイヤの過密化により短絡の可
能性が高いものとなる。これに対し、ワイヤ・ボンディ
ング方向を隣同士交互にすることで短絡を防止する提案
がなされているが(特開昭59−195856号公報)、根本的
解決にはなってはいない。また更に高密度多段階電極化
した場合、ワイヤ・ボンディングそのものを行なうこと
が困難になる。更に、ボンディング・ワイヤの高密度化
に伴いワイヤの太さが減少していく傾向にあるため、例
えば電源線など比較的大電流が流れる部分は複数本のワ
イヤを設けなければならない、といった問題が生じる。
本発明は上記したような問題を解決して、多ピン化パッ
ケージへの信頼性の高い実装構造を実現した半導体装置
を提供することを目的とする。
ケージへの信頼性の高い実装構造を実現した半導体装置
を提供することを目的とする。
[発明の構成] (問題点を解決するための手段) 本発明は、半導体チップと、このチップが搭載されたパ
ッケージとを有する半導体装置において、前記半導体チ
ップ上の電極パッドと前記パッケージ基台上の電極との
間を、ワイヤ・ボンディングとワイヤレス・ボンディン
グの組み合わせにより接続し、且つ前記半導体チップ上
の電極パッドと前記パッケージ基台上の電極との間のう
ち、大電流の流れるところをワイヤレス・ボンディング
により接続していることを特徴とする。
ッケージとを有する半導体装置において、前記半導体チ
ップ上の電極パッドと前記パッケージ基台上の電極との
間を、ワイヤ・ボンディングとワイヤレス・ボンディン
グの組み合わせにより接続し、且つ前記半導体チップ上
の電極パッドと前記パッケージ基台上の電極との間のう
ち、大電流の流れるところをワイヤレス・ボンディング
により接続していることを特徴とする。
ここで、大電流とは、1本のワイヤでは該ワイヤが溶け
てしまい必要な電流容量を確保できない程度の大きさの
電流のことをいう。
てしまい必要な電流容量を確保できない程度の大きさの
電流のことをいう。
(作用) 本発明によれば、ワイヤ・ボンディングとワイヤレス・
ボンディングの組合わせによって、多ピン化実装構造の
場合にもボンディング・ワイヤ間のピッチを従来より大
きく保つことができる。また特に、パッケージ側電極を
2段構造として、下段を半導体チップ表面とほぼ同じ高
さにすれば、先ず下段電極とチップ上電極パッドの間を
テープリードやビームリードなどのワイヤレス・ボンデ
ィングによって一括接続を行なった後、上段電極とチッ
プ上の残りの電極パッドとの間をワイヤ・ボンディング
することにより、ボンディング・ワイヤとリードとの間
の短絡の危険を小さくしてボンディング接続を容易に行
なうことができる。また電源線など比較的大きい電流が
流れる部分に優先的にワイヤレス・ボンディングを利用
しているので、細いボンディング・ワイヤを併設するこ
となく、十分な電流容量を確保することができる。
ボンディングの組合わせによって、多ピン化実装構造の
場合にもボンディング・ワイヤ間のピッチを従来より大
きく保つことができる。また特に、パッケージ側電極を
2段構造として、下段を半導体チップ表面とほぼ同じ高
さにすれば、先ず下段電極とチップ上電極パッドの間を
テープリードやビームリードなどのワイヤレス・ボンデ
ィングによって一括接続を行なった後、上段電極とチッ
プ上の残りの電極パッドとの間をワイヤ・ボンディング
することにより、ボンディング・ワイヤとリードとの間
の短絡の危険を小さくしてボンディング接続を容易に行
なうことができる。また電源線など比較的大きい電流が
流れる部分に優先的にワイヤレス・ボンディングを利用
しているので、細いボンディング・ワイヤを併設するこ
となく、十分な電流容量を確保することができる。
(実施例) 第1図(a)(b)は本発明の一実施例の集積回路チッ
プ実装構造を示す。11は集積回路チップであり、その電
極パッド12は各辺に沿って2列に分けてジグザグ状に配
列形成されている。13はチップ11を搭載したパッケージ
基台であり、このパッケージ基台13上の電極14は階段状
に高さの異なる位置に2段に渡って配列形成されてい
る。下段の電極配列と上段の電極配列は半ピッチずつず
れたジグザグ状となっている。この様なチップ11上の電
極パッド12とパッケージ基台13上の電極14の間を、この
実施例ではTAB(Tape Automated Bonding)法とワイヤ
・ボンディング法の組合わせにより接続している。即
ち、パッケージ基台13の下段の電極部の高さ位置がほぼ
チップ11の表面位置に等しく、まずパッケージ基台13上
の電極14のうち下段部分とチップ11上の電極パッド12の
うち外側部分との間をTAB法によるテープリード16によ
り接続し、次にパッケージ基台13上の電極14のうち上段
部分とチップ11上の電極パッド12のうち内側部分との間
をボンディング・ワイヤ15により接続している。この実
施例ではTAB法として、BTAB(Bunped TAB)法と呼ばれ
る、突起状電極17つきのテープを用いた場合を示してい
る。またこの実施例では、電源線など比較的大きい電流
が流れる部分に、ボンディング・ワイヤ15に比べて電流
容量の大きいテープリード16を用いている。
プ実装構造を示す。11は集積回路チップであり、その電
極パッド12は各辺に沿って2列に分けてジグザグ状に配
列形成されている。13はチップ11を搭載したパッケージ
基台であり、このパッケージ基台13上の電極14は階段状
に高さの異なる位置に2段に渡って配列形成されてい
る。下段の電極配列と上段の電極配列は半ピッチずつず
れたジグザグ状となっている。この様なチップ11上の電
極パッド12とパッケージ基台13上の電極14の間を、この
実施例ではTAB(Tape Automated Bonding)法とワイヤ
・ボンディング法の組合わせにより接続している。即
ち、パッケージ基台13の下段の電極部の高さ位置がほぼ
チップ11の表面位置に等しく、まずパッケージ基台13上
の電極14のうち下段部分とチップ11上の電極パッド12の
うち外側部分との間をTAB法によるテープリード16によ
り接続し、次にパッケージ基台13上の電極14のうち上段
部分とチップ11上の電極パッド12のうち内側部分との間
をボンディング・ワイヤ15により接続している。この実
施例ではTAB法として、BTAB(Bunped TAB)法と呼ばれ
る、突起状電極17つきのテープを用いた場合を示してい
る。またこの実施例では、電源線など比較的大きい電流
が流れる部分に、ボンディング・ワイヤ15に比べて電流
容量の大きいテープリード16を用いている。
この様な構造とすれば、ボンディング・ワイヤ15の過密
を解消することができ、ボンディング・ワイヤ15間の短
絡事故を防止することができる。またボンディング・ワ
イヤ15とテープリード16とは高さが異なり、しかもテー
プリード16はたるみがないから、ボンディング・ワイヤ
15とテープリード16間の短絡事故の確率も非常に少な
い。従って信頼性の高い多ピン化実装が可能になる。電
流の大きい部分にテープリードを用いるという使い分け
を行なうことにより、細いボンディング・ワイヤを2本
併設するという煩わしさも解消される。ボンディング接
続の半分をTAB法で一括接続するため、ボンディング工
程は非常に簡単である。
を解消することができ、ボンディング・ワイヤ15間の短
絡事故を防止することができる。またボンディング・ワ
イヤ15とテープリード16とは高さが異なり、しかもテー
プリード16はたるみがないから、ボンディング・ワイヤ
15とテープリード16間の短絡事故の確率も非常に少な
い。従って信頼性の高い多ピン化実装が可能になる。電
流の大きい部分にテープリードを用いるという使い分け
を行なうことにより、細いボンディング・ワイヤを2本
併設するという煩わしさも解消される。ボンディング接
続の半分をTAB法で一括接続するため、ボンディング工
程は非常に簡単である。
本発明は上記実施例に限られるものではない。例えば上
記実施例では、パッケージ基台上の電極を2段構造とし
たが、3段以上とし、1段目のみワイヤレスで他の段を
ボンディング・ワイヤとし、あるいは2段目までワイヤ
レスとしてそれ以上をボンディング・ワイヤとするな
ど、種々の組合わせが可能である。またパッケージ基台
上の電極が階段状に配置されない場合にも、ワイヤ・ボ
ンディングとワイヤレス・ボンディングの組合わせによ
り十分効果が得られる。また上記実施例ではワイヤレス
・ボンディングの例としてTAB法を利用したが、ビーム
リードなどを利用することもできる。
記実施例では、パッケージ基台上の電極を2段構造とし
たが、3段以上とし、1段目のみワイヤレスで他の段を
ボンディング・ワイヤとし、あるいは2段目までワイヤ
レスとしてそれ以上をボンディング・ワイヤとするな
ど、種々の組合わせが可能である。またパッケージ基台
上の電極が階段状に配置されない場合にも、ワイヤ・ボ
ンディングとワイヤレス・ボンディングの組合わせによ
り十分効果が得られる。また上記実施例ではワイヤレス
・ボンディングの例としてTAB法を利用したが、ビーム
リードなどを利用することもできる。
その他本発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
て実施することができる。
[発明の効果] 以上述べたように本発明によれば、多ピン化パッケージ
への信頼性の高い実装を実現した半導体装置を得ること
ができる。
への信頼性の高い実装を実現した半導体装置を得ること
ができる。
第1図(a)(b)は本発明の一実施例の集積回路チッ
プ実装構造を示す平面図と断面図、第2図(a)(b)
及び第3図(a)(b)は従来の実装構造を示す平面図
と断面図である。 11…集積回路チップ、12…電極パッド、13…パッケージ
基台、14…電極、15…ボンディング・ワイヤ、16…テー
プリード、17…突起電極。
プ実装構造を示す平面図と断面図、第2図(a)(b)
及び第3図(a)(b)は従来の実装構造を示す平面図
と断面図である。 11…集積回路チップ、12…電極パッド、13…パッケージ
基台、14…電極、15…ボンディング・ワイヤ、16…テー
プリード、17…突起電極。
Claims (3)
- 【請求項1】半導体チップと、このチップが搭載された
パッケージとを有する半導体装置において、前記半導体
チップ上の電極パッドと前記パッケージ基台上の電極と
の間を、ワイヤ・ボンディングとワイヤレス・ボンディ
ングの組み合わせにより接続し、且つ前記半導体チップ
上の電極パッドと前記パッケージ基台上の電極との間の
うち、大電流の流れるところをワイヤレス・ボンディン
グにより接続していることを特徴とする半導体装置。 - 【請求項2】前記半導体チップ上の電極パッドがチップ
の1辺につき2列以上配列形成され、前記パッケージ基
台上の電極が階段状の異なる高さ位置に2列以上配列形
成され、前記半導体チップ上の外側の電極パッド例と前
記パッケージ基台上の下段の電極列との間がテープリー
ドまたはビームリードにより接続され、前記半導体チッ
プ上の内側の電極パッド列と前記パッケージ基台上の上
段の電極列との間がボンディング・ワイヤにより接続さ
れている特許請求の範囲第1項記載の半導体装置。 - 【請求項3】前記ワイヤレス・ボンディングはBTAB法に
よるものであることを特徴とする特許請求の範囲第1項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029313A JPH0722169B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029313A JPH0722169B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188232A JPS62188232A (ja) | 1987-08-17 |
| JPH0722169B2 true JPH0722169B2 (ja) | 1995-03-08 |
Family
ID=12272727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61029313A Expired - Lifetime JPH0722169B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722169B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555981A (en) * | 1992-05-26 | 1996-09-17 | Empak, Inc. | Wafer suspension box |
-
1986
- 1986-02-13 JP JP61029313A patent/JPH0722169B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62188232A (ja) | 1987-08-17 |
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