JPH0722261B2

JPH0722261B2 - Ｍｏｓ駆動回路

Info

Publication number: JPH0722261B2
Application number: JP59256184A
Authority: JP
Inventors: 康博真
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1984-12-03
Filing date: 1984-12-03
Publication date: 1995-03-08
Anticipated expiration: 2010-03-08
Also published as: JPS61133722A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、MOSトランジスタで構成され低消費電力で負
荷を駆動するMOS駆動回路に関するものである。

［従来の技術］従来、このような分野の技術としては、特開昭58−1889
31号公報に記載されるものがあった。以下、その構成を
図を用いて説明する。

第２図は、従来のMOS駆動回路の一構成例を示す回路図
である。

このMOS駆動回路は、入力信号V1を入力する入力端子
１、出力信号V2を出力する出力端子２、高電源電位ＶCC
が印加される電源端子３、及び低電源電位ＶSSが印加さ
れる電源端子４を備えている。入力端子１には、出力信
号の立下り時間が長いインバータ６と、出力信号の立上
り時間が長いインバータ６とが、並列に接続されてい
る。電源端子３・４間には、Ｐチャネル型MOSトランジ
スタ（以下、PMOSという）７及びＮチャネル型MOSトラ
ンジスタ（以下、NMOSという）８で構成される相補型MO
Sトランジスタ（以下、CMOSという）インバータが接続
されている。PMOS7はインバータ５の出力信号V5で、NMO
S8はインバータ６の出力信号V6でそれぞれオン，オフ制
御され、それらのPMOS7とNMOS8間に接続された出力端子
２から出力信号V2が出力されるようになっている。

第３図は、第２図各部の信号波形図である。入力信号V1
が入力端子１に与えられると、この入力信号V1がインバ
ータ5,6でそれぞれ反転されて信号V5,V6となる。そして
各信号V5,V6によりPMOS7及びNMOS8がオン，オフし、入
力信号V1より少し遅れた出力信号V2が出力端子２から出
力される。

ここで、信号V5について、PMOS7が期間ta〜tc間でオ
フ、期間tc〜td間でオン、及び期間td〜tf間でオフとな
るように構成される。同様に、信号V6について、NMOS8
が期間ta〜tb間でオン、期間tb〜te間でオフ、及び期間
te〜tf間でオンとなるように構成される。そのため、期
間tb〜tc間、及び期間td〜te間で、PMOS7及びNMOS8が共
にオフとなる期間がとれる。従って、PMOS7及びNMOS8が
共にオンとなる期間がなくなり、過渡時においてそれら
のPOMS7及びNMOS8を介して電源端子３・４間を流れる貫
通電流を簡易的確に防止できる。

［発明が解決しようとする問題点］しかしながら、上記構成の回路では、入力信号V1の立上
り及び立下り時の過渡時においてPMOS7及びNMOS8が共に
オフとなるため、出力端子２がフローティング状態（高
インピーダンス状態）FTになるばかりか、インバータ5,
6に立上り及び立下り時の遅れがあるため、この遅れが
出力信号V2に表われるという問題点がある。

これらの問題点を有するため、負荷として例えば液晶
（以下、LCDという）を駆動する場合、該LCDにクロスト
ーク（漏れ）等が発生するという不都合がある。

即ち、LCDは、例えば、多数のセグメントと複数のコモ
ン端子との間に液晶材が介装された構造をしている。こ
のようなLCDを従来の回路で駆動すると、セグメント端
子間で出力波形の立上りと立下り遅れが不均一となるば
かりか、高デュティ比の場合にコモン端子間で、出力波
形の立上りと立下り遅れが不均一になると共に、コモン
端子とセグメント端子間でも、出力波形の遅れが不均一
となる。さらに、これらのコモン端子及びセグメント端
子内で最も速く動作した端子以外は、未だ出力波形がフ
ローティング状態FTのために、LCDにクロストークが発
生し、コントラストが得にくく、表示面が不鮮明となる
不都合がある。

そこで、特開昭52−39354号公報、特開昭58−196726号
公報等の技術を用いることも考えられるが、未だ技術的
に充分満足のゆくMOS駆動回路が得られなかった。

本発明は、前記従来技術が持っていた問題点として、入
力信号の立上り及び立下り時の過渡時における出力端子
のフローティング状態FTと、入力信号の立上り及び立下
り時における出力信号の遅れ等の点について解決したMO
S駆動回路を提供するものである。

［問題点を解決するための手段］第１の発明は、前記問題点を解決するために、第１ある
いは第２の入力レベルを有する入力信号に応じて出力端
子の電位レベルを変化させるMOS駆動回路において、ス
イッチ回路とタイミング回路とを備えている。ここで、
スイッチ回路は、オン状態時の抵抗値が小さいMOSトラ
ンジスタからなる第１のスイッチ手段とオン状態時の抵
抗値が大きいMOSトランジスタからなる第２のスイッチ
手段とが前記出力端子と第１の電位レベルを供給する第
１の電源端子との間に並列に接続され、該第２のスイッ
チ手段と反対のオン，オフ動作をするMOSトランジスタ
からなる他のスイッチ手段が該出力端子と第２の電位レ
ベルを供給する第２の電源端子との間に接続された回路
である。

また、タイミング回路は、前記出力端子を実質的に前記
第２の電位レベルから前記第１の電位レベルへと移行さ
せるべく、前記入力信号における入力レベルの移行に応
じて、前記第１及び第２のスイッチ手段を実質的に同時
にオン状態にし、該出力端子を実質的に該第１の電位レ
ベルから該第２の電位レベルへと移行させるべく、該入
力信号の前記第１の入力レベルから前記第２の入力レベ
ルへの移行に応じて、該第１のスイッチ手段をオフ状態
にした後、該入力信号の該第２の入力レベルから該第１
の入力レベルへの移行に応じて、該第２のスイッチ手段
をオフ状態にする回路である。

第２の発明は、第１あるいは第２の入力レベルを有する
入力信号に応じて出力端子の電位レベルを移行するMOS
駆動回路において、スイッチ回路とタイミング回路とを
備えている。ここで、スイッチ回路は、オン状態時の抵
抗値が小さいMOSトランジスタからなる第１のスイッチ
手段とオン状態時の抵抗値が大きいMOSトランジスタか
らなる第２のスイッチ手段とが前記出力端子と第１の電
位レベルを供給する第１の電源端子との間に並列に接続
され、オン状態時の抵抗値が小さいMOSトランジスタか
らなる第３のスイッチ手段とオン状態時の抵抗値が大き
いMOSトランジスタからなる第４のスイッチ手段とが該
出力端子と第２の電位レベルを供給する第２の電源端子
との間に並列に接続された回路である。

また、タイミング回路は、前記出力端子を実質的に前記
第２の電位レベルから前記第１の電位レベルへと移行さ
せるべく、前記入力信号の前記第１の入力レベルから前
記第２の入力レベルへの移行に応じて、前記第３のスイ
ッチ手段をオフ状態にした後、該入力信号の該第２の入
力レベルから該第１の入力レベルへの移行に応じて、前
記第１及び第２のスイッチ手段を実質的に同時にオン状
態にすると共に前記第４のスイッチ手段をオフ状態に
し、該出力端子を実質的に該第１の電位レベルから該第
２の電位レベルへと移行させるべく、該入力信号の該第
１の入力レベルから該第２の入力レベルへの移行に応じ
て、該第１のスイッチ手段をオフ状態にした後、該入力
信号の該第２の入力レベルから該第１の入力レベルへの
移行に応じて、該第３及び第４のスイッチ手段を実質的
に同時にオン状態にすると共に該第２のスイッチ手段を
オフ状態にする回路である。

［作用］第１及び第２の発明によれば、以上のようにMOS駆動回
路を構成したので、タイミング回路は、第１あるいは第
２の入力レベルを有する入力信号の入力レベルの移行に
応じて、オン抵抗値の小さな第１のスイッチ手段及びオ
ン抵抗値の大きな第２のスイッチ手段等で構成されるス
イッチ回路を、次のように動作させる。即ち、タイミン
グ回路は、出力端子の電位レベルを他の電位レベルへ移
行する際に、オン抵抗値の大きな第２のスイッチ手段よ
り先にオン抵抗値の小さな第１のスイッチ手段をオフさ
せ、その後、オン抵抗値の大きな第２のスイッチ手段を
オフさせる。また、このタイミング回路は、第１と第２
のスイッチ手段のオンを実質的に同時に行わせる。この
ように、タイミング回路によってスイッチ回路を動作さ
せることで、出力端子をフローティング状態にすること
なく、該出力端子の電位レベルを高速に移行させると共
に、該スイッチ回路で生ずる貫通電流を減少させる。従
って、前記問題点を除去できるのである。

［実施例］第１図は、本発明の実施例を示すMOS駆動回路の回路図
である。

このMOS駆動回路は、タイミング回路10の出力信号によ
ってスイッチ回路30が動作する構成になっている。

タイミング回路10は、入力信号V11が入力される入力端
子11と、出力信号V12,V13,V14をそれぞれ出力する出力
端子12,13,14とを有している。入力端子11には、Ｔ型フ
リップフロップ（以下、Ｔ−FFという）20,21の入力端
子が接続されている。Ｔ−FF21の出力信号V1出力用の出
力端子Ｑには、出力信号V12を出力するNOTゲート22の入
力側が接続されている。Ｔ−FF20の出力信号V20の出力
用の出力端子ＱとＴ−FF21の出力端子Ｑには、２入力NO
Rゲート23と２入力NANDゲート24がそれぞれ接続されて
いる。

Ｔ−FF20は入力信号V11の前縁で動作すると共に、Ｔ−F
F21は入力信号V11の後縁で動作するフリップフロップで
ある。また、NOTゲート22はＴ−FF21の出力信号V21を反
転し、NORゲート23はＴ−FF20,21における出力信号V20,
V21の否定論理和を、NANDゲート24はＴ−FF20,21におけ
る出力信号V20,V21の否定論理積をそれぞれとり、所定
のタイミングでスイッチ回路30に与える機能を有してい
る。

スイッチ回路30は、入力側がタイミング回路10の出力端
子12〜14にそれぞれ接続されると共に、出力信号V31を
出力する出力端子31、第１の電位レベル（例えば、高電
源電位ＶCC）が印加される第１の電源端子32、及び第の
電位レベル（例えば、低電源電位ＶSS）が印加される第
２の電源端子33を有している。電源端子32・33間には、
オン状態時の抵抗値が例えば10KΩ〜50KΩのようにそれ
ぞれ大きな第２のスイッチ手段であるPMOS40及び第４の
スイッチ手段であるNMOS41の直列回路と、オン状態時の
抵抗値が例えば1KΩ〜5KΩのようにそれぞれ小さな第１
のスイッチ手段であるPMOS42及び第３のスイッチ手段で
あるNMOS43の直列回路とが、それぞれ並列に接続されて
いる。

PMOS40,42の各ソースは電源端子32に、各ドレインはNMO
S41,43のドレイン及び出力端子31にそれぞれ接続されて
いる。PMOS40のゲートは出力端子12に、PMOS42のゲート
は出力端子14に、それぞれ接続されている。また、NMOS
41,43の各ソースは電源端子33に接続されると共に、NMO
S41のゲートが出力端子12に、NMOS43のゲートが出力端
子13にそれぞれ接続されている。

第４図は第１図各部の信号波形を示すタイミング図であ
り、この図を参照しつつ第１図の回路の動作を説明す
る。

なお、第４図において、時刻t₁は入力信号V11であるク
ロック信号が低レベル（以下、“L"レベルという）であ
るとき、時刻t₂は同信号V11が最初に立上って高レベル
（以下、“H"レベルという）になったとき、時刻t₃は同
“H"レベルの立下り時、時刻t₄は同信号V11の次の立上
り時、及び時刻t₅は同信号V11の次の立下り時をそれぞ
れ示している。

先ず、時刻t₁において、入力端子11に入力される入力信
号V11が“L"レベルであると、Ｔ−FF20の出力信号V20が
“L"レベルとなる。同時に、Ｔ−FF21では入力信号V11
が反転されて入力されるので、その出力信号V21が“L"
レベルとなる。出力信号V21はNOTゲート22で反転されて
“H"レベルの信号V12となり、出力端子12を介してPMOS4
0及びNMOS41の各ゲートへ送られる。また、“L"レベル
の信号V20,V21はNORゲート23で“H"レベルの信号V13と
なり、端子13を介してNMOS43のゲートへ送られる。さら
に、“L"レベルの信号V20,V21はNANDゲート24で“H"レ
ベルの信号V14となり、端子14を介してPMOS42に与えら
れる。

すると、PMOS40,42がオフすると共にNMOS41,43がオン
し、出力端子31から低電源電位ＶSSが出力される。この
際、電源端子32・33間には貫通電流が流れず、出力端子
31もフローティング状態FTではない。

そして時刻t₂において入力信号V11が“H"レベルとなる
と、信号V20が“H"レベルとなって信号V13が“L"レベル
となる。従って、PMOS40,42及びNMOS43がオフで、NMOS4
1がオン状態にある。このため、NMOS41を通して出力端
子31から低電源電位ＶSSが出力される。この際、前記時
刻t₁と同様に、貫通電流が流れず、出力端子31もフロー
ティング状態FTではない。

次に、時刻t₃において入力信号V11が“L"レベルに立下
ると、信号V21が“H"レベルとなって信号V12が“L"レベ
ルとなると共に、信号V14が“L"レベルとなる。従っ
て、NMOS41,43がオフし、PMOS40,42がオンする。このた
め、出力端子31にはPMOS40,42を通して高電源電位ＶCC
が出力される。この際、PMOS40,42からNMOS41を通して
貫通電流が流れる。ところが、NMOS41のオン状態時の抵
抗値が例えば10KΩ〜50KΩという高抵抗のため、従来の
ようなオン状態時の抵抗値が1KΩ〜5KΩ程度のCMOSイン
バータに比べ、貫通電流を1/20〜1/100程度まで減少さ
せることが可能となるばかりか、出力端子31もフローテ
ィング状態FTとはならない。

さらに、時刻t₄において入力信号V11が“H"レベルに立
上ると、信号V20が“L"レベルとなって信号V14が“H"レ
ベルとなる。従って、NMOS41,43及びPMOS42はオフで、P
MOS40はオン状態にある。このため、出力端子31から
は、PMOS40を通して高電源電位ＶCCが出力される。この
際、貫通電流は流れず、出力端子31もフローティング状
態FTにはならない。

その後、時刻t5において入力信号V11が立下ると、信号V
21が“L"レベルとなって信号V12が“H"レベルとなると
共に、信号V13が“H"レベルとなる。従って、PMOS40,42
がオフし、NMOS41,43がオンする。このため、出力端子3
1からはNMOS41,43を通して低電源電位ＶSSが出力され
る。この際、PMOS40からNMOS41,43を通して貫通電流が
流れるが、該PMOS40のオン状態時の抵抗値が例えば10K
Ω〜50KΩという高抵抗のため、従来に比べて貫通電流
を1/20〜1/100程度まで減少させることができるばかり
か、出力端子31もフローティング状態FTとはならない。

さらに本実施例にあっては、PMOS42及びNMOS43のオン状
態時の抵抗値が例えば1KΩ〜5KΩという低抵抗のため、
出力信号V31のドライブ能力が従来の回路と変わらない
ばかりか、従来のように貫通電流防止のために出力信号
V2の立上り及び立下り時の信号遅れを利用しないため、
出力信号V31の立上り及び立下り遅れが生じない。

このように、本実施例では、出力信号V31における過渡
状態での貫通電流を減少し、消費電流を抑制すると共
に、PMOS40,42及びNMOS41,43のソース側に発生するトラ
ンジェント波形（過渡的な波形）を減少させるばかり
か、過渡状態での出力端子31のフローティング状態を防
止できる。従って、本実施例の回路を用いて例えばLCD
を駆動する場合、クロストークが少なく、電源端子32,3
3に発生するトランジェント波形も少ないため、高いコ
ントラストで鮮明な画像表示が可能となる。

なお、上記実施例では、スイッチ手段としてPMOS40,42
及びNMOS41,43を用いたが、例えば第５図（１），
（２）に示すようなアナログスイッチを用いることも可
能である。

ここで、第５図（１）のアナログスイッチ50は、PMOS51
とNMOS52の各ソース及びドレインを相互に接続すると共
に、そのPMOS51及びNMOS52の各ゲートにはインバータ53
を通して逆相信号を入力し、該PMOS51及びNMOS52をオ
ン，オフが同時に行われるように構成したものである。
同様に、第５図（２）のアナログスイッチ60は、NMOS61
とPMOS62の各ソース及びドレインを相互に接続すると共
に、そのNMOS61及びPMOS62の各ゲートをインバータ63を
介して接続したものである。

このようなアナログスイッチ50,60を用いる場合、第１
図のPMOS40,42及びNMOS41,43に代えて、信号V12によっ
て動作する２つのアナログスイッチ50及び60と、信号V1
3によって動作するアナログスイッチ60と信号V14によっ
て動作するアナログスイッチ50を配置することで、上記
実施例と同様の利点を有する。

また、上記実施例のタイミング回路10も種々の変形が可
能である。

［発明の効果］以上詳細に説明したように、第１及び第２の発明によれ
ば、第１あるいは第２の入力レベルを有する入力信号の
入力レベルの移行に応じて、オン抵抗値の小さな第１の
スイッチ手段及びオン抵抗値の大きな第２のスイッチ手
段等で構成されるスイッチ回路を動作するタイミング回
路を備えている。このタイミング回路は、出力端子の電
位レベルを他の電位レベルへ移行する際に、オン抵抗値
の大きな第２のスイッチ手段より先にオン抵抗値の小さ
な第１のスイッチ手段をオフさせ、その後、オン抵抗値
の大きな第２のスイッチ手段をオフさせる。また、この
タイミング回路は、第１と第２のスイッチ手段のオンを
実質的に同時に行わせる。

そのため、出力端子をフローティング状態にすることな
く、該出力端子の電位レベルを高速に移行させると共
に、該スイッチ回路で生ずる貫通電流を減少できる。

さらに、第１及び第２の発明では、第１あるいは第２の
電位レベルを有する入力信号の電位レベルが、第１の電
位レベルから第２の電位レベルへ移行するのに応じて、
オン抵抗値の小さな第１のスイッチ手段をオフ状態と
し、第２の電位レベルから第１の電位レベルへ移行する
のに応じて、オン抵抗値の大きな第２のスイッチ手段を
オフ状態とする。そのため、入力信号の第２の電位レベ
ルの長さに応じて、オン抵抗値の大きな第２のスイッチ
手段をオフ状態にするタイミングを設定でき、スイッチ
手段のオン抵抗値の設定に応じて、最適なタイミングで
各スイッチ手段を容易に動作させることができる。

従って、このMOS駆動回路を用いて例えばLCDを駆動する
場合、クロストークが少なく、しかも貫通電流により電
源端子に発生するトランジェント波形を抑制できるた
め、高いコントラストで鮮明な画像表示が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すMOS駆動回路の回路図、
第２図は従来のMOS駆動回路の回路図、第３図は第２図
各部の信号波形図、第４図は第１図各部の信号波形図、
第５図（１），（２）は第１図中のスイッチ手段の変形
例を示す回路図である。 10……タイミング回路、11……入力端子、30……スイッ
チ回路、31……出力端子、32,33……電源端子、40,42…
…PMOS、41,43……NMOS。

Claims

【特許請求の範囲】

【請求項１】第１あるいは第２の入力レベルを有する入
力信号に応じて出力端子の電位レベルを変化させるMOS
駆動回路において、オン状態時の抵抗値が小さいMOSトランジスタからなる
第１のスイッチ手段とオン状態時の抵抗値が大きいMOS
トランジスタからなる第２のスイッチ手段とが前記出力
端子と第１の電位レベルを供給する第１の電源端子との
間に並列に接続され、該第２のスイッチ手段と反対のオ
ン，オフ動作をするMOSトランジスタからなる他のスイ
ッチ手段が該出力端子と第２の電位レベルを供給する第
２の電源端子との間に接続されたスイッチ回路と、前記出力端子を実質的に前記第２の電位レベルから前記
第１の電位レベルへと移行させるべく、前記入力信号に
おける入力レベルの移行に応じて、前記第１及び第２の
スイッチ手段を実質的に同時にオン状態にし、該出力端
子を実質的に該第１の電位レベルから該第２の電位レベ
ルと移行させるべく、該入力信号の前記第１の入力レベ
ルから前記第２の入力レベルの移行に応じて、該第１の
スイッチ手段をオフ状態にした後、該入力信号の該第２
の入力レベルから該第１の入力レベルへの移行に応じ
て、該第２のスイッチ手段をオフ状態にするタイミング
回路とを、備えたことを特徴とするMOS駆動回路。
【請求項２】第１あるいは第２の入力レベルを有する入
力信号に応じて出力端子の電位レベルを移行するMOS駆
動回路において、オン状態時の抵抗値が小さいMOSトランジスタからなる
第１のスイッチ手段とオン状態時の抵抗値が大きいMOS
トランジスタからなる第２のスイッチ手段とが前記出力
端子と第１の電位レベルを供給する第１の電源端子との
間に並列に接続され、オン状態時の抵抗値が小さいMOS
トランジスタからなる第３のスイッチ手段とオン状態時
の抵抗値が大きいMOSトランジスタからなる第４のスイ
ッチ手段とが該出力端子と第２の電位レベルを供給する
第２の電源端子との間に並列に接続されたスイッチ回路
と、前記出力端子を実質的に前記第２の電位レベルから前記
第１の電位レベルへと移行させるべく、前記入力信号の
前記第１の入力レベルから前記第２の入力レベルへの移
行に応じて、前記第３のスイッチ手段をオフ状態にした
後、該入力信号の該第２の入力レベルから該第１の入力
レベルへの移行に応じて、前記第１及び第２のスイッチ
手段を実質的に同時にオン状態にすると共に前記第４の
スイッチ手段をオフ状態にし、該出力端子を実質的に該
第１の電位レベルから該第２の電位レベルへと移行させ
るべく、該入力信号の該第１の入力レベルから該第２の
入力レベルへの移行に応じて、該第１のスイッチ手段を
オフ状態にした後、該入力信号の該第２の入力レベルか
ら該第１の入力レベルへの移行に応じて、該第３及び第
４のスイッチ手段を実質的に同時にオン状態にすると共
に該第２のスイッチ手段をオフ状態にするタイミング回
路とを、備えたことを特徴とするMOS駆動回路。