JPH0728318B2 - Clock reproduction circuit - Google Patents
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- JPH0728318B2 JPH0728318B2 JP3087587A JP3087587A JPH0728318B2 JP H0728318 B2 JPH0728318 B2 JP H0728318B2 JP 3087587 A JP3087587 A JP 3087587A JP 3087587 A JP3087587 A JP 3087587A JP H0728318 B2 JPH0728318 B2 JP H0728318B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、デイジタル信号で通信を行なう通信装置にお
いて使用されるクロツク再生回路、さらに詳しく云えば
通信装置の受信入力がなくなつた場合、誤動作の原因と
なる雑音等の除去を考慮したクロツク再生回路に関す
る。Description: TECHNICAL FIELD The present invention relates to a clock reproducing circuit used in a communication device that communicates with a digital signal, and more specifically, a malfunction occurs when the reception input of the communication device is eliminated. The present invention relates to a clock reproduction circuit that considers removal of noise that causes noise.
（従来の技術） 第２図に従来のクロツク再生回路の構成を示す。(Prior Art) FIG. 2 shows a configuration of a conventional clock reproducing circuit.
通信装置内部で帯域制限されたデイジタルベースバンド
信号１はコンパレータ５で正負が判別されて矩形状のデ
イジタルデータ信号２となる。デイジタルデータ信号２
は微分回路７によつてクロツク成分が抽出され、さらに
PLL回路８によつて再生クロツク信号４が作成される。
フリツプフロツプ回路６は再生クロツク信号４をクロツ
クとしてデイジタルデータ信号２を整形し安定なデイジ
タルデータ信号３を出力する。回路の故障による同期外
れや微分回路７からクロツク成分が入力されない場合、
再生クロツク信号が正確ではなくなるので、PLL回路８
には再生クロツク信号の出力を停止する機能が含まれて
いる。The digital baseband signal 1 whose band is limited inside the communication device becomes a rectangular-shaped digital data signal 2 when the comparator 5 determines whether it is positive or negative. Digital data signal 2
The clock component is extracted by the differentiating circuit 7, and
The PLL circuit 8 produces the reproduced clock signal 4.
The flip-flop circuit 6 uses the reproduced clock signal 4 as a clock to shape the digital data signal 2 and outputs a stable digital data signal 3. If out-of-sync due to circuit failure or no clock component is input from the differentiating circuit 7,
Since the reproduced clock signal is not accurate, the PLL circuit 8
Includes a function for stopping the output of the reproduction clock signal.
上記PLL回路８の機能により乱れたデイジタルデータ信
号が出力されることを防止している。The function of the PLL circuit 8 prevents the disturbed digital data signal from being output.
（発明が解決しようとする問題点） 第３図はデイジタルベースバンド信号の波形を示す図で
ある。(Problems to be Solved by the Invention) FIG. 3 is a diagram showing a waveform of a digital baseband signal.
従来のクロツク再生回路では、デイジタルベースバンド
信号１は、平常時はこのようにいわゆるアイパターンの
形をしており、グラウンド電位（GND）を中心に±V1の
振幅がある。ここで、通信装置に信号が到来しなくなる
と、デイジタルベースバンド信号１はグラウンド電位と
なる。In the conventional clock reproducing circuit, the digital baseband signal 1 normally has such a so-called eye pattern shape and has an amplitude of ± V 1 around the ground potential (GND). Here, when the signal does not arrive at the communication device, the digital baseband signal 1 becomes the ground potential.
ところが実際の機器においては、通信装置内の増幅器等
からわずかながら雑音が発生しているので、受信波が存
在しなくてもデイジタルベースバンド信号１は完全なグ
ラウンド電位ではなく、わずかとはいえグラウンド電位
を中心とした±VNの雑音信号が生じている。したがつて
コンパレータ５ではデイジタルベースバンド信号１の正
負を判別するためにスレツシユホールド電圧をグランド
電位としているのでこの雑音信号を本来の信号とみなし
て誤動作し、連続した矩形波信号を出力する。これによ
りPLL回路８も誤動作し、再生クロツク信号４は、周波
数は本来のクロツク信号に近いが不正確なものとなる。
また出力のデイジタルデータ信号３も全く無意味な乱れ
たものとなる。However, in an actual device, a slight amount of noise is generated from the amplifier in the communication device, so that the digital baseband signal 1 is not a perfect ground potential even if there is no received wave, but it is a little ground. A noise signal of ± V N around the potential is generated. Therefore, in the comparator 5, since the threshold voltage is set to the ground potential in order to discriminate whether the digital baseband signal 1 is positive or negative, the noise signal is regarded as an original signal and malfunctions, and a continuous rectangular wave signal is output. As a result, the PLL circuit 8 also malfunctions, and the reproduced clock signal 4 becomes inaccurate although its frequency is close to the original clock signal.
Also, the output digital data signal 3 becomes completely meaningless and disturbed.
このように従来のクロツク再生回路では、通信装置へ信
号が到来しなくなつた場合に、誤動作を生じ、デイジタ
ルデータ信号も乱れたまま出力されてしまうという欠点
がある。As described above, the conventional clock reproducing circuit has a drawback that, when a signal does not arrive at the communication device, a malfunction occurs and the digital data signal is also output while being disturbed.
本発明の目的は通信装置に信号が到来しなくなつた場合
は、デイジタルデータ信号の送出を完全に遮断して、上
記欠点を解決したクロツク再生回路を提供することにあ
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a clock reproducing circuit which completely cuts off the transmission of a digital data signal when no signal arrives at a communication device and solves the above-mentioned drawbacks.
（問題点を解決するための手段） 前記目的を達成するために本発明によるクロツク再生回
路は帯域制限されたデイジタルベースバンド信号の正負
を判別してデイジタルデータ信号とするコンパレータと
前記デイジタルデータ信号を微分してクロツク成分を抽
出する微分回路と前記クロツク成分を安定化して再生ク
ロツク信号とするPLL回路と前記再生クロツク信号をク
ロツクとして前記デイジタルデータ信号を整形するフリ
ツプフロツプ回路とからなるクロツク再生回路におい
て、前記デイジタルベースバンド信号と一定直流バイア
ス電圧とを比較する第２のコンパレータと、前記第２の
コンパレータの出力が一定時間出力されないことを検出
する検出回路と、前記検出回路出力と前記デイジタルデ
ータ信号を入力とするゲート回路とを設け、前記デイジ
タルベースバンド信号が到来しないことを検出して前記
コンパレータ出力を遮断するように構成してある。(Means for Solving the Problems) In order to achieve the above-mentioned object, the clock reproducing circuit according to the present invention discriminates between positive and negative of a band-limited digital baseband signal to obtain a digital data signal and a comparator and the digital data signal. In a clock reproducing circuit comprising a differentiating circuit for differentiating and extracting a clock component, a PLL circuit for stabilizing the clock component as a reproduction clock signal, and a flip-flop circuit for shaping the digital data signal with the reproduction clock signal as a clock, A second comparator that compares the digital baseband signal with a constant DC bias voltage, a detection circuit that detects that the output of the second comparator is not output for a certain time, and an output of the detection circuit and the digital data signal. And a gate circuit for input, The comparator output is cut off by detecting that the digital baseband signal does not arrive.
（実 施 例） 次に本発明について図面を参照して説明する。(Example) Next, the present invention will be described with reference to the drawings.
第１図は本発明によるクロツク再生回路の実施例を示す
構成図である。FIG. 1 is a block diagram showing an embodiment of a clock reproducing circuit according to the present invention.
帯域制限されたデイジタルベースバンド信号１は正負を
判別する本来のコンパレータ５と並列に設置された第２
のコンパレータ11にも入力される。The band-limited digital baseband signal 1 is the second comparator installed in parallel with the original comparator 5 for discriminating between positive and negative.
It is also input to the comparator 11 of.
第２のコンパレータ11は一定の直流バイアス電圧10をス
レツシユホールドレベルとして動作しており、矩形波信
号を出力する。The second comparator 11 operates with a constant DC bias voltage 10 as a threshold level and outputs a rectangular wave signal.
デイジタルベースバンド信号１は前述したように平常時
には第３図のように±V1レベルの振幅を持つているが、
受信入力がなくなると小さな振幅すなわち±VNレベルの
雑音となる。そこで一定の直流バイアス電圧10の電位VB
を、例えば＋V1＞VB＞＋VNとなるように設定しておけ
ば、第２のコンパレータ11は本来の信号の変化の判別に
対しては何らの影響を受けることなく動作するが、雑音
に対しては動作せず矩形波信号を出力することはない。
この電圧の関係を第４図に示してある。As described above, the digital baseband signal 1 has an amplitude of ± V 1 level in the normal state as shown in FIG. 3,
When there is no reception input, the noise becomes small, that is, ± V N level noise. Therefore, the potential V B of the constant DC bias voltage 10
If, for example, + V 1 > V B > + V N is set, the second comparator 11 operates without being affected by the original discrimination of the signal change, but the Does not operate and does not output a rectangular wave signal.
This voltage relationship is shown in FIG.
検出回路９は、第２のコンパレータ11の出力が入力され
ており、入力に一定時間パルス変化がなくなるとアラー
ム信号を出力するように構成されたもので、その詳細が
第５図に示されている。The output of the second comparator 11 is input to the detection circuit 9, which is configured to output an alarm signal when the pulse change disappears at the input for a certain period of time, the details of which are shown in FIG. There is.
この例は単安定マルチバイブレータ93で構成したもの
で、入力端91に連続してパルス変化があれば出力端92は
“1"レベルを維持するが、コンデンサ94と抵抗95とで決
定される一定の時間以上パルスに変化がないと出力端92
は“0"レベルとなる。この“0"レベルを受信入力がなく
なつた場合のアラーム信号として用いている。In this example, the monostable multivibrator 93 is used. If there is a continuous pulse change at the input terminal 91, the output terminal 92 maintains the "1" level, but the constant value is determined by the capacitor 94 and the resistor 95. If the pulse does not change for the time of
Becomes the "0" level. This "0" level is used as an alarm signal when there is no reception input.
ゲート回路12は、アラーム信号とデイジタルデータ信号
２とを合成してアラーム信号出力時にはデイジタルデー
タ信号２を停止するように構成したもので、例えばAND
回路が用いられている。The gate circuit 12 is configured to combine the alarm signal and the digital data signal 2 and stop the digital data signal 2 when the alarm signal is output.
Circuit is used.
したがつて平常時には、従来通り、デイジタルデータ信
号２から微分回路７によつてクロツク成分が抽出され、
PLL回路８によつて再生クロツク信号４ができ、フリツ
プフロツプ回路６でデイジタルデータ信号が整形されて
安定なデイジタルデータ信号３が出力される。Therefore, in the normal state, the clock component is extracted from the digital data signal 2 by the differentiating circuit 7 as usual.
A reproduction clock signal 4 is produced by the PLL circuit 8, and the digital data signal is shaped by the flip-flop circuit 6 to output a stable digital data signal 3.
一方、受信入力がなくなつた場合には、デイジタルベー
スバンド信号１は、雑音となつてコンパレータ５に入力
されるが、ゲート回路12によつてPLL回路８への入力が
遮断されるので、再生クロツク信号４が停止し、デイジ
タルデータ信号３も停止する。On the other hand, when there is no reception input, the digital baseband signal 1 is input to the comparator 5 as noise, but the gate circuit 12 cuts off the input to the PLL circuit 8. The clock signal 4 stops and the digital data signal 3 also stops.
（発明の効果） 以上、説明したように本発明によるクロツク再生回路
は、通信装置の受信入力がなくなつた場合に、前段の増
幅器等によつて生ずる雑音によつて誤動作することがな
いので、回路および通信装置の信頼性を向上でき、また
万一故障が生じた場合には故障診断が容易になるという
効果がある。(Effects of the Invention) As described above, the clock reproduction circuit according to the present invention does not malfunction due to noise generated by the amplifier in the previous stage when the reception input of the communication device is lost. The reliability of the circuit and the communication device can be improved, and if a failure should occur, the failure diagnosis can be facilitated.
特に通信装置の受信部が高周波段、中間周波段等の各ブ
ロツクごとにユニツトになつている場合、ユニツトの出
力断のときには、デイジタルデータが出力されないので
故障診断に際して大変有効である。In particular, when the receiving unit of the communication device has a unit for each block such as a high frequency stage and an intermediate frequency stage, digital data is not output when the output of the unit is cut off, which is very effective for failure diagnosis.
第１図は本発明によるクロツク再生回路の実施例を示す
構成図、第２図は従来のクロツク再生回路の構成図、第
３図は、異常時のデイジタルベースバンド信号の波形
図、第４図は、受信入力のないときの各波形を説明する
ための図、第５図は、検出回路の詳細図である。 １……帯域制限されたデイジタルベースバンド信号入力 ２……デイジタルデータ信号出力 ３……安定化されたデイジタルデータ信号出力 ４……再生クロツク信号出力 5,11……コンパレータ ６……フリツプフロツプ回路 ７……微分回路、８……PLL回路 ９……検出回路、10……バイアス電圧 12……ゲート回路FIG. 1 is a block diagram showing an embodiment of a clock reproducing circuit according to the present invention, FIG. 2 is a block diagram of a conventional clock reproducing circuit, FIG. 3 is a waveform diagram of a digital baseband signal at an abnormal time, and FIG. FIG. 5 is a diagram for explaining each waveform when there is no reception input, and FIG. 5 is a detailed diagram of the detection circuit. 1 ... Band-limited digital baseband signal input 2 ... Digital data signal output 3 ... Stabilized digital data signal output 4 ... Reproduction clock signal output 5, 11 ... Comparator 6 ... Flip-flop circuit 7 ... … Differentiation circuit, 8 …… PLL circuit 9 …… Detection circuit, 10 …… Bias voltage 12 …… Gate circuit
Claims (1)
号の正負を判別してデイジタルデータ信号とするコンパ
レータと前記デイジタルデータ信号を微分してクロツク
成分を抽出する微分回路と前記クロツク成分を安定化し
て再生クロツク信号とするPLL回路と前記再生クロツク
信号をクロツクとして前記デイジタルデータ信号を整形
するフリツプフロツプ回路とからなるクロツク再生回路
において、前記デイジタルベースバンド信号と一定直流
バイアス電圧とを比較する第２のコンパレータと、前記
第２のコンパレータの出力が一定時間出力されないこと
を検出する検出回路と、前記検出回路出力と、前記デイ
ジタルデータ信号を入力とするゲート回路とを設け、前
記デイジタルベースバンド信号が到来しないことを検出
して前記コンパレータ出力を遮断するように構成したこ
とを特徴とするクロツク再生回路。1. A comparator for determining whether a band-limited digital baseband signal is positive or negative to obtain a digital data signal, a differentiating circuit for differentiating the digital data signal to extract a clock component, and stabilizing and reproducing the clock component. In a clock reproducing circuit comprising a PLL circuit for a clock signal and a flip-flop circuit for shaping the digital data signal by using the reproduced clock signal as a clock, a second comparator for comparing the digital baseband signal with a constant DC bias voltage A detection circuit that detects that the output of the second comparator is not output for a certain period of time, a detection circuit output, and a gate circuit that receives the digital data signal as input, and that the digital baseband signal does not arrive To detect the Clock regeneration circuit being characterized in that configured to shut off the output.
Priority Applications (1)
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|---|---|---|---|
| JP3087587A JPH0728318B2 (en) | 1987-02-13 | 1987-02-13 | Clock reproduction circuit |
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| JPS63198433A JPS63198433A (en) | 1988-08-17 |
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Families Citing this family (1)
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|---|---|---|---|---|
| JPH0646116Y2 (en) * | 1988-10-25 | 1994-11-24 | 日本電気株式会社 | Clock pulse extraction circuit |
Family Cites Families (1)
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1987
- 1987-02-13 JP JP3087587A patent/JPH0728318B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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