JPH0731759B2 - Automatic measuring device - Google Patents
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- 238000005259 measurement Methods 0.000 claims description 37
- 230000005540 biological transmission Effects 0.000 claims description 5
- 239000000872 buffer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000005236 sound signal Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Description
【発明の詳細な説明】 技術分野 本発明は、自動計測装置に関する。TECHNICAL FIELD The present invention relates to an automatic measuring device.
背景技術 従来この種の装置として、第１図に示すものがあった。
第１図において、１はマイクロコンピュータで構成され
た制御系であり、この制御系１は、CPU（中央処理装
置）２と、その周辺装置である通信インターフェイス
３、関数演算器４、割込制御回路５、タイマ・カウンタ
６、プログラマブルメモリ７、入力ポート８及び出力ポ
ート９とからなっている。CPU2としては、例えば8bit系
の8085A（インテル社製）が用いられている。CPU2とそ
の周辺装置３〜９とはバスラインで直接接続されてい
る。20はプログラマブルメモリ７のバックアップ電源で
ある。BACKGROUND ART Conventionally, there has been an apparatus of this type shown in FIG.
In FIG. 1, reference numeral 1 is a control system composed of a microcomputer. This control system 1 includes a CPU (central processing unit) 2, a peripheral device thereof, a communication interface 3, a function calculator 4, and interrupt control. It comprises a circuit 5, a timer / counter 6, a programmable memory 7, an input port 8 and an output port 9. As the CPU 2, for example, an 8-bit type 8085A (manufactured by Intel) is used. The CPU 2 and its peripheral devices 3 to 9 are directly connected by a bus line. Reference numeral 20 is a backup power source for the programmable memory 7.
10は例えば20KHz以下の低周波のオーディオアンプ（図
示せず）を測定物とし、その信号レベル等のアナログ量
を計測する計測系である。この計測系10は、オーディオ
アンプの左（Ｌ），右（Ｒ）チャンネル信号を入力とす
るプリアンプ11L,11Rと、これらプリアンプ11L,11Rを経
たオーディオ信号の通過帯域を設定するHPF（高域通過
フィルタ）12、LPF（低域通過フィルタ）13及びBEF（帯
域除去フィルタ）14と、これらフィルタ12〜13を経た特
定帯域のオーディオ信号を増幅するAC（交流）アンプ15
と、このACアンプ15で増幅されたオーディオ信号の交流
実効値を直流値に変換するRMS（実効値）−DC（直流）
変換器16と、この変換器16のアナログ出力をディジタル
信号に変換するA/D変換器17と、ACアンプ15で増幅され
たオーディオ信号の周波数を測定する周波数カウンタ18
と、補助入力端子から入力される信号を増幅するアンプ
19とから構成されている。信号の切換えや帯域の切換え
は、信号ラインの各所に挿入されたリレー接点によって
行なわれる。Reference numeral 10 is a measurement system that measures an analog amount such as a signal level of a low-frequency audio amplifier (not shown) of 20 KHz or less as an object to be measured. This measurement system 10 includes preamplifiers 11L and 11R that receive the left (L) and right (R) channel signals of the audio amplifier, and an HPF (high pass band) that sets the pass band of the audio signal that has passed through these preamplifiers 11L and 11R. Filter) 12, LPF (low pass filter) 13 and BEF (band elimination filter) 14, and AC (alternating current) amplifier 15 that amplifies the audio signal of a specific band that has passed through these filters 12 to 13.
And RMS (effective value) -DC (direct current) that converts the AC effective value of the audio signal amplified by this AC amplifier 15 into a DC value
A converter 16, an A / D converter 17 for converting the analog output of the converter 16 into a digital signal, and a frequency counter 18 for measuring the frequency of the audio signal amplified by the AC amplifier 15.
And an amplifier that amplifies the signal input from the auxiliary input terminal
It is composed of 19 and. Signal switching and band switching are performed by relay contacts inserted at various points in the signal line.
ディジタル回路構成の制御系１とアナログ回路構成の計
測系10とは、入力ポート８及び出力ポート９の各ビット
に対応した複数の信号線で接続され、入力、出力ポート
8,9によりスタティックな計測制御のインターフェイス
が構成されている。The control system 1 having a digital circuit configuration and the measurement system 10 having an analog circuit configuration are connected by a plurality of signal lines corresponding to each bit of the input port 8 and the output port 9, and the input and output ports are connected.
A static measurement control interface is configured by 8 and 9.
このように構成された従来装置では、入力、出力ポート
8,9によるビット制御のため、計測系10のA/D変換器17、
周波数カウンタ18及びリレー等の制御に非常に多くの信
号線を必要とする欠点があった。In the conventional device configured in this way, the input and output ports
A / D converter 17 of measurement system 10 for bit control by 8, 9
There is a drawback that a large number of signal lines are required to control the frequency counter 18 and the relay.
また、他の従来装置として、第２図に示すように、制御
系１のバスライン21を計測系10のA/D変換器17、周波数
カウンタ18及びリレーを制御する出力ポート22に直接に
接続し、信号線の削減を図った構成のものも知られてい
る。As another conventional device, as shown in FIG. 2, the bus line 21 of the control system 1 is directly connected to the A / D converter 17, the frequency counter 18, and the output port 22 for controlling the relay of the measurement system 10. However, there is also known a configuration in which the number of signal lines is reduced.
しかし、かかる従来装置では、制御系１のCPU2のクロッ
クが計測系10に悪影響を与えないようにするために、計
測系10の計測実行中にはCPU2にボルト或いはリセットを
かけたりしてCPU2の機能を停止させる必要があり、非効
率的であるという欠点があった。However, in such a conventional device, in order to prevent the clock of the CPU 2 of the control system 1 from adversely affecting the measurement system 10, the CPU 2 may be volt or reset while the measurement of the measurement system 10 is being performed. There is a drawback in that it is necessary to stop the function and it is inefficient.
発明の構成 本発明は、上記のような従来のものの欠点を除去すべく
なされたもので、制御系と計測系とがバスラインで直接
接続されていても効率的な動作が可能な自動計測装置を
提供することを目的とする。The present invention has been made to eliminate the above-mentioned drawbacks of the conventional ones, and an automatic measurement device capable of efficient operation even if a control system and a measurement system are directly connected by a bus line. The purpose is to provide.
本発明による自動計測装置は、被測定物におけるアナロ
グ量を表わすディジタル信号を生成する計測手段と、前
記ディジタル信号が供給されるとこれに基づいて演算処
理をなすディジタル演算処理手段と、前記ディジタル信
号を前記ディジタル演算処理手段に中継供給する伝送手
段とからなる自動計測装置であって、前記伝送手段は前
記ディジタル演算処理手段に接続した第１バスライン
と、前記計測手段に接続した第２バスラインと、前記デ
ィジタル信号の伝送がなされるときは前記第１バスライ
ンと前記第２バスラインとを接続する一方前記計測手段
が計測実行中のときは前記第１バスライン前記第２バス
ラインとの接続を遮断する入出力制御手段とからなるこ
とを特徴としている。An automatic measuring device according to the present invention comprises a measuring means for generating a digital signal representing an analog amount in an object to be measured, a digital arithmetic processing means for performing arithmetic processing based on the digital signal when supplied, and the digital signal. Is a relay means for supplying the digital calculation processing means to the relay means, the transmission means comprising a first bus line connected to the digital calculation processing means and a second bus line connected to the measurement means. The first bus line and the second bus line are connected when the digital signal is transmitted, and the first bus line is connected to the second bus line when the measuring means is performing measurement. It is characterized by comprising an input / output control means for cutting off the connection.
実 施 例 以下、本発明の実施例を図に基づいて詳細に説明する。Example Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第３図は、本発明の一実施例を示すブロック図であり、
図中第１図及び第２図と同等部分は同一符号により示さ
れている。図において、制御系１と計測系10とのインタ
ーフェイスとして、両系1,10のバスライン21A,21Bを選
択的に接続する入出力制御回路23が制御系１側に設けら
れ、この入出力制御回路23は制御系１によって両系1,10
の間で信号の伝達を行なうときのみ活性化されてバスラ
イン21A,21Bを介しての両系1,10間での信号の伝送を可
能とする。この入出力制御回路23が非活性化状態にある
ときには、制御系１と計測系10との間でバスライン21A,
21Bが遮断状態となるので、両系1,10は各々独立に動作
できることになる。バスライン21A,21Bは、データバ
ス、アドレスバス及びコントロールバスからなる。FIG. 3 is a block diagram showing an embodiment of the present invention,
In the drawing, the same parts as those in FIGS. 1 and 2 are designated by the same reference numerals. In the figure, as an interface between the control system 1 and the measurement system 10, an input / output control circuit 23 that selectively connects the bus lines 21A and 21B of both systems 1 and 10 is provided on the control system 1 side. Circuit 23 is controlled by control system 1
It is activated only when a signal is transmitted between them, and enables the transmission of a signal between both systems 1 and 10 via the bus lines 21A and 21B. When the input / output control circuit 23 is in the inactive state, the bus line 21A,
Since 21B is cut off, both systems 1 and 10 can operate independently. The bus lines 21A and 21B include a data bus, an address bus and a control bus.
かかる入出力制御回路23の具体的な回路構成を第４図に
示す。図において、データバス（D0〜D7）、アドレスバ
ス（A8〜A15）及びコントロールバス（▲▼信号、
▲▼信号）には、スリーステートのバッファ24,25,
26がそれぞれ挿入されている。これらバッファ24〜26の
EN（イネーブル）端子は共通接続されており、当該EN端
子にはNANDゲート27の出力が供給される。NANDゲート27
は、CPU2のステータス信号及びアドレス信号基づいて生
成されインバータ28を介して供給されるチップセレクト
（▲▼）信号を一方の入力とし、ステータス信号
S0,S1を２入力とするNANDゲート29の出力を他方の入力
とする。A specific circuit configuration of the input / output control circuit 23 is shown in FIG. In the figure, data buses (D 0 to D 7 ), address buses (A 8 to A 15 ), and control buses (▲ ▼ signals,
▲ ▼ signal), three-state buffer 24,25,
26 are inserted respectively. Of these buffers 24-26
The EN (enable) terminals are commonly connected, and the output of the NAND gate 27 is supplied to the EN terminal. NAND gate 27
Is the status signal and the address signal of the CPU2 and is generated by the chip select (▲ ▼) signal supplied through the inverter 28 is one input, the status signal
The output of the NAND gate 29 having S 0 and S 1 as two inputs is the other input.
バッファ24のDIR端子はバスラインのデータ伝送方向を
切換え制御するための入力端子であり、このDIR端子に
はNANDゲート30の出力が供給される。NANDゲート30は、
インバータ31を介して供給されるステータス信号S0及び
S1を２入力としている。バッファ24〜26の出力はコネク
タ32を介して計測系10に供給される。なお、バッファ24
〜26の両端の信号線に接続されているターミネイタ抵抗
（プルアップ、プルダウン）は、バスラインを安定にす
るために付加されたものである。The DIR terminal of the buffer 24 is an input terminal for switching and controlling the data transmission direction of the bus line, and the output of the NAND gate 30 is supplied to this DIR terminal. NAND gate 30 is
The status signal S 0 and the signal supplied via the inverter 31
S 1 has 2 inputs. The outputs of the buffers 24 to 26 are supplied to the measurement system 10 via the connector 32. The buffer 24
Terminator resistors (pull-up, pull-down) connected to the signal lines at both ends of ~ 26 are added to stabilize the bus line.
割込信号（INT2〜５）及びコントロール信号（READY、R
ESET OUT）はバッファ33を介してコネクタ32に供給さ
れる。コントロール信号（READY、RESET OUT）は自由
に制御系１から計測系10に伝達され得るように、バッフ
ァ26に入力されるコントロールバスとは別になってお
り、この信号線を介してのパルスノイズによる計測系10
への悪影響はない。Interrupt signals (INT2-5) and control signals (READY, R
ESET OUT) is supplied to the connector 32 via the buffer 33. The control signal (READY, RESET OUT) is separate from the control bus input to the buffer 26 so that it can be freely transmitted from the control system 1 to the measurement system 10. Due to pulse noise through this signal line, Measuring system 10
There is no adverse effect on.
次に、本発明装置の動作について説明する。Next, the operation of the device of the present invention will be described.
バッファ24はDIR端子に印加される切換信号に応じてバ
スラインのデータ伝送方向を切換え、データ書込み時に
は制御系１側から計測系10側に信号を伝送し、データ読
込み時には計測系10側から制御系１側に信号を伝送すべ
く制御する。バッファ24〜26はEN端子に選択信号（NAND
ゲート27の出力）が印加されたときのみ活性化状態とな
り、制御系１と計測系10との間での信号の伝達を可能と
し、それ以外、すなわち上述の如き制御系１と計測系10
との間での信号伝送動作が終了して、計測系10が計測を
実行しているときにおいては非活性化状態となってバス
ラインを遮断し、制御系１と計測系10との間での信号の
伝達を禁止する。これにより、例えば、制御系１から計
測系10にスタートコマンドが送出され、計測系10が計測
を実行しているとき、制御系１で他のシーケンスを実行
していても、バスラインが遮断しているため、制御系１
のパルス信号が計測系10に悪影響を与えるのを防止でき
ることになる。The buffer 24 switches the data transmission direction of the bus line according to the switching signal applied to the DIR terminal, transmits a signal from the control system 1 side to the measurement system 10 side when writing data, and controls from the measurement system 10 side when reading data. Control is performed to transmit a signal to the system 1 side. The buffers 24 to 26 have a selection signal (NAND
Only when the output of the gate 27) is applied, it becomes an activated state, and it becomes possible to transmit a signal between the control system 1 and the measurement system 10. Otherwise, that is, the control system 1 and the measurement system 10 as described above.
When the measurement system 10 is performing a measurement after the signal transmission operation between the control system 1 and the measurement system 10 is inactivated, the bus line is cut off. Prohibits the transmission of the signal. As a result, for example, when a start command is sent from the control system 1 to the measurement system 10 and the measurement system 10 is performing measurement, the bus line is disconnected even if the control system 1 is executing another sequence. Control system 1
It is possible to prevent the pulse signal of 1 from adversely affecting the measurement system 10.
すなわち、制御系１と計測系10との間での信号伝送動作
がなされていない期間中の、少なくとも計測系10が計測
実行中のときにおいて、かかるバスラインを遮断するこ
とにより、上述の如き制御系１のパルス信号が計測系10
に悪影響を与えるのを防止できるのである。That is, during the period when the signal transmission operation between the control system 1 and the measurement system 10 is not performed, at least when the measurement system 10 is performing the measurement, the bus line is cut off to perform the control as described above. The pulse signal of system 1 is the measurement system 10
Can be prevented from adversely affecting.
なお、上記実施例では、バッファ24のDIR端子に供給さ
れる切換信号を、CPU（インテル社製の8085A）のステー
タス信号S0,S1に基づいて生成したが、他の信号線、例
えば▲▼（読込み信号）又は▲▼信号＋INTA
（割込みアクノレッジ）信号を使用すれば、計測系10側
に割込みコントローラ（インテル社製の8259A）をカス
ケード接続で使用することもできる。In the above embodiment, the switching signal supplied to the DIR terminal of the buffer 24 is generated based on the status signals S 0 and S 1 of the CPU (8085A manufactured by Intel Corp.), but other signal lines such as ▲ ▼ (read signal) or ▲ ▼ signal + INTA
If you use the (interrupt acknowledge) signal, you can also use the interrupt controller (8259A made by Intel) in cascade connection on the measurement system 10 side.
また、上記実施例では、8bit系のCPU（8085A）を用いた
場合について説明したが、16bit系或いは4bit系のCPUを
使っても、各CPUに適合した信号を生成してバッファ24
〜26のDIR端子及びEN端子に印加し制御することによ
り、上記実施例と同様の効果を奏する。Further, in the above embodiment, the case where the 8-bit type CPU (8085A) is used is explained, but even if the 16-bit type or 4-bit type CPU is used, a signal suitable for each CPU is generated and the buffer 24
By applying and controlling to the DIR terminal and EN terminal of ~ 26, the same effect as the above embodiment can be obtained.
本発明による自動計測装置は、アナログ回路とマイクロ
プロセッサを利用したディジタル回路とが混在した測定
器、アナログ回路とパルス性の信号をもったディジタル
回路とが混在した測定器或いは汎用インターフェイス
（GP−IB等）を利用した測定器、具体的には、標準信号
発生器、ステレオ信号発生器、発振器、レベル計、歪率
計、その他各種測定器として用いることができ、特に近
時国際規格（IEEE−488）である汎用インターフェイス
（GP−IB）を利用した測定器があるが、これらは全てア
ナログ回路とパルス信号を持った制御回路とで構成され
ているので、自動調整検査装置を含む測定器の分野で有
用となる。The automatic measuring device according to the present invention is a measuring instrument in which an analog circuit and a digital circuit using a microprocessor are mixed, a measuring instrument in which an analog circuit and a digital circuit having a pulsed signal are mixed, or a general-purpose interface (GP-IB). Etc.), specifically, a standard signal generator, a stereo signal generator, an oscillator, a level meter, a distortion meter, and other various measuring instruments. There is a measuring instrument using a general-purpose interface (GP-IB) which is 488), but since these are all composed of an analog circuit and a control circuit with a pulse signal, It will be useful in the field.
発明の効果 以上説明したように、本発明によれば、制御系と計測系
とをバスラインを介して接続する入出力制御回路を制御
系側に設け、この入出力制御回路を制御系と計測系との
間で信号の伝達を行なうときのみ活性化させるようにし
たので、信号伝達時以外は制御系と計測系とで別々の動
作ができることになり、両系がバスラインで直接接続さ
れていても効率的な動作が可能となる。As described above, according to the present invention, the input / output control circuit for connecting the control system and the measurement system via the bus line is provided on the control system side, and this input / output control circuit is measured with the control system. Since it is activated only when signals are transmitted to and from the system, the control system and measurement system can operate separately except when signals are transmitted, and both systems are directly connected by bus lines. However, efficient operation is possible.
また、データバス、アドレスバス、コントロールバス、
その他割込み信号の一定の信号線だけで制御系と計測系
とを接続できるため、計測系側ではその信号線を利用し
ていくらでも拡張することができ、配線を削減する上で
は特に効果がある。In addition, data bus, address bus, control bus,
Since the control system and the measurement system can be connected only by a certain signal line of the interrupt signal, the measurement system can be expanded as much as possible by using the signal line, which is particularly effective in reducing wiring.
第１図及び第２図は従来例を示すブロック図、第３図は
本発明の一実施例を示すブロック図、第４図は第３図に
おける入出力制御回路の具体的構成を示すブロック図で
ある。 主要部分の符号の説明 １……制御系、２……CPU 10……計測系 21A,21B……バスライン 23……入出力制御回路 24〜26,33……バッファ1 and 2 are block diagrams showing a conventional example, FIG. 3 is a block diagram showing an embodiment of the present invention, and FIG. 4 is a block diagram showing a concrete configuration of the input / output control circuit in FIG. Is. Description of main part symbols 1 ... Control system, 2 ... CPU 10 ... Measuring system 21A, 21B ... Bus line 23 ... Input / output control circuit 24-26, 33 ... Buffer
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−154697（ＪＰ，Ａ) 特開 昭57−55439（ＪＰ，Ａ) 特開 昭54−137941（ＪＰ，Ａ) 特開 昭51−15302（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-55-154697 (JP, A) JP-A-57-55439 (JP, A) JP-A-54-137941 (JP, A) JP-A-51- 15302 (JP, A)
Claims (1)
ジタル信号を生成する計測手段と、前記ディジタル信号
が供給されるとこれに基づいて演算処理をなすディジタ
ル演算処理手段と、前記ディジタル信号を前記ディジタ
ル演算処理手段に中継供給する伝送手段とからなる自動
計測装置であって、 前記伝送手段は前記ディジタル演算処理手段に接続した
第１バスラインと、前記計測手段に接続した第２バスラ
インと、前記ディジタル信号の伝送がなされるときは前
記第１バスラインと前記第２バスラインとを接続する一
方前記計測手段が計測実行中のときは前記第１バスライ
ンと前記第２バスラインとの接続を遮断する入出力制御
手段とからなることを特徴とする自動計測装置。1. A measuring means for generating a digital signal representing an analog quantity in an object to be measured, a digital arithmetic processing means for performing arithmetic processing based on the digital signal when supplied, and the digital signal for the digital signal. An automatic measuring device comprising a transmission means relay-supplied to an arithmetic processing means, wherein the transmitting means comprises a first bus line connected to the digital arithmetic processing means, a second bus line connected to the measuring means, and When the digital signal is transmitted, the first bus line and the second bus line are connected, while when the measuring means is performing the measurement, the first bus line and the second bus line are connected. An automatic measuring device comprising: an input / output control means for shutting off.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008881A JPH0731759B2 (en) | 1985-01-21 | 1985-01-21 | Automatic measuring device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008881A JPH0731759B2 (en) | 1985-01-21 | 1985-01-21 | Automatic measuring device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61168098A JPS61168098A (en) | 1986-07-29 |
| JPH0731759B2 true JPH0731759B2 (en) | 1995-04-10 |
Family
ID=11705015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60008881A Expired - Lifetime JPH0731759B2 (en) | 1985-01-21 | 1985-01-21 | Automatic measuring device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731759B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7609081B2 (en) | 2022-01-12 | 2025-01-07 | 株式会社ダイフク | Lifting device, transport cart |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115302A (en) * | 1974-07-30 | 1976-02-06 | Yokogawa Electric Works Ltd | SHINGODENSO HOSHIKI |
| JPS54137941A (en) * | 1978-04-18 | 1979-10-26 | Nec Corp | Multiprocessor system |
| JPS55154697A (en) * | 1979-05-21 | 1980-12-02 | Pioneer Electronic Corp | Automatic measuring device |
| JPS5755439A (en) * | 1980-09-20 | 1982-04-02 | Fujitsu Ltd | Common bus control system |
-
1985
- 1985-01-21 JP JP60008881A patent/JPH0731759B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61168098A (en) | 1986-07-29 |
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