JPH0732241B2

JPH0732241B2 - 不揮発性半導体メモリ・ユニット

Info

Publication number: JPH0732241B2
Application number: JP60500845A
Authority: JP
Inventors: ボハツク・フランク・ジエイ，ジユニア
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1984-02-17
Filing date: 1985-02-05
Publication date: 1995-04-10
Anticipated expiration: 2010-04-10
Also published as: IN162453B; IT1182206B; AU564114B2; WO1985003798A1; DK163392C; NO853815L; ATE43452T1; AU3939085A; SG41689G; DK401885D0; JPS61501356A; IT8547694A1; EP0172879A1; NO166986B; IL74219A; ES540446A0; DK163392B; ES8701405A1; HK76089A; US4571704A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、概して、半導体メモリ・ユニット及びメモリ
・セルに係り、特に、電子的に書き込み可能な不揮発性
メモリ・ユニット及びメモリ・セルに関する。

［従来の技術］電子的消去書き込み可能ROM（EEPROM）は現在、冗長の
記憶位置、例えば行あるいは列を有して製造され、歩ど
まりを上げている。欠陥の有る記憶位置は、利用可能な
冗長の記憶位置との置換えによって補正されている。こ
の補正を永久的なものとするために、その欠陥即ちエラ
ーが不揮発的に記憶されること、つまり当該メモリへの
電力供給が停止されている時にも、その欠陥位置並びに
置換え位置についての情報が保持されることが必要であ
る。

従来より、この欠陥記憶位置の不揮発性記憶の手法とし
て、少なくとも次の２つ手法が知られている。これら手
法はそれぞれ、データを永久に記憶するためのメモリ素
子の適当な記憶位置での、導電性リンク即ちヒューズの
切断を含むものである。

即ち、第１の手法は、レーザー・リンク技術として知ら
れており、衝突レーザー・ビームを使用して、ヒューズ
を選択的に切ることを含む。この技術の欠点は、実行す
るために高価な専用切断装置を必要とするということで
ある。

第２の手法は、溶断可能リンク技術として知られている
もので、リンクを通して比較的大きな電流を流すことに
よるヒューズの溶断を伴う。この技術の欠点は、ヒュー
ズを「とばす」のに必要なデバイスのために多くのチッ
プ・エリアが必要とされる故に、記憶エリアとして用を
なさないチップ・エリアをもたらすということである。

これらの手法は両者とも、ビット当たり２つのヒューズ
が使用されない限りは、直流電流を引き込み、CMOS回路
で使用する魅力をなくしていしまう。

米国特許第4,403,306号（Tokushige et al.）は、スタ
テイックRAM又はEAROMとして動作可能な半導体メモリを
開示している。この内のEAROM動作に於いて、不揮発性
メモリが提供される。不揮発性データは、一対のＮ−MN
OS（Ｎ−金属ニトライド酸化膜シリコン）トランジスタ
の閾値電圧V_TLのヒステリシス特性を利用することによ
って記憶される。上記トランジスタの一方は、そのゲー
ト電圧が０ボルトである時に導通する（負の閾値電圧を
持つ）デプレッション・モード・トランジスタとして動
作し、他方のトランジスタは、そのゲート電圧が０ボル
トである時には不導通の（正の閾値電圧を持つ）エンハ
ンスメント・モード・トランジスタとして動作する。メ
モリ・ユニットは、＋５ボルトの公称電源電圧を持ち、
−28ボルトと＋28ボルトの分離した消去及びライト・パ
ルスが、不揮発性データを消去するため及び書込むため
に、それぞれ必要とされる。

［発明が解決しようとする課題］上記Tokushige et al.のメモリ・ユニットのセルが８個
のトランジスタと２個のダイオードで構成されているの
で、セルの総計は比較的大である。このユニットが、RA
Mとして動作する時には、上記ダイオードは順バイアス
される故に、上記ダイオードは他の基板から分離される
べきである。これは、上記セルの製造の複雑性を増し、
上記分離を得るための他のマスクを少なくとも必要とす
るだろう。そのハイ状態からロー状態に振れるセル電圧
は０ボルトから（V_CC−ダイオード電圧降下）となるの
で、このダイオード電圧降下分だけ、回路の雑音耐性が
低くなる。２極性プログラミング・パルス（±28ボル
ト）が必要とされ、プログラミングは２つのステップ、
即ち消去ステップとプログラムステップで生ずる。一方
のＮ−MNOSトランジスタをプログラミングする時に、他
方のＮ−MNOSトランジスタに影響を及ぼさないように、
各トランジスタのゲート浮遊容量の比を、上記米国特許
第4,403,306号明細書の第４カラムに記された式に示さ
れる関係を満たすように注意深く制御しなければならな
い。従って、上記Tokushige et al.のメモリ・ユニット
は、構造及び動作の両方の点からみて、非常に複雑なも
のであることは明白である。

米国特許第4,132,904号（Harari）は、一対の回路ブラ
ンチがそれぞれ、電界効果トランジスタと、直列に接続
されたフローティング・ゲート電界効果トランジスタを
含む、揮発性／不揮発性論理ラッチ回路を開示してい
る。それぞれのフローティング・ゲート・トランジスタ
の制御ゲートは、他方の回路ブランチの直列トランジス
タ間のそれぞれの接続点に交差結合されている。上記Ha
rariの回路は、回路がターン・オンされた時に所望の状
態となるようにプログラムされることができるのみなら
ずまた、相補的なデータを記憶するように故意にオーバ
ーライドされることもできる。

他の不揮発性メモリ・デバイスは、米国特許第3,618,05
3号、第4,102,348号、第4,185,319号、第4,207,615号、
第4,228,527号、第4,357,685号、第4,363,110号、第4,3
87,444号、及び第4,408,303号に開示されている。しか
しながら、これらのメモリ・デバイスは、センス・アン
プの要求、製造の複雑性、多いセル数、及び耐雑音性の
低下のような種々の欠点を有する。

本発明は、上記の点に鑑みてなされたもので、電力が回
路に印加された時には適当な状態となり、且つ故意又は
故意でないオーバーライドを自動的に防ぐ手段をとる、
電力状態とは無関係な不揮発性半導体メモリ・ユニット
を提供することを目的とする。

また、本発明は、センス・アンプのような支持回路構成
要素を最少限しか必要としない不揮発性半導体メモリ・
ユニットを提供することを目的とする。

さらに、本発明は、回路動作のために必要とされる電力
を最少とする不揮発性半導体メモリ・ユニットを提供す
ることを目的とする。

さらにまた、本発明は、低電力要求、小セル・サイズ、
高耐雑音性、及び良好なデータ記憶力を有する不揮発性
半導体メモリ・ユニットを提供することを目的とする。

［発明の概要］上記目的を達成するために、本発明によれば、不揮発性
半導体メモリ・ユニットが並列に結合された第１及び第
２の回路ブランチを有して提供される。第１及び第２の
金属酸化膜半導体電界効果トランジスタ（MOSFET）デバ
イスが、上記第１及び第２の回路ブランチにそれぞれ配
列されている。それぞれのMOSFETデバイスのそれぞれの
ゲートは、他方のMOSFETデバイスのそれぞれのドレイン
に交差結合されている。それぞれ制御ゲート及び絶縁さ
れたフローティング・ゲートを有し、それぞれの第１及
び第２のMOSFETデバイスのソース及びドレインと直列に
結合されたそれらのソース及びドレインを有する、第１
及び第２のフローティング・ゲートMOSFETデバイスが、
上記第１及び第２の回路ブランチにそれぞれ配列されて
いる。上記第１のフローティング・ゲートMOSFETデバイ
スのフローティング・ゲートに結合された第１の充電回
路は、そのフローティング・ゲートMOSFETデバイスがデ
プレッション・モードで又はエンハンスメント・モード
で選択的に動作可能であるように、そのデバイスのフロ
ーティング・ゲート上に、正電荷又は負電荷を配するよ
うに構成されている。上記第２のフローティング・ゲー
トMOSFETデバイスのフローティング・ゲートに結合され
た第２の充電回路は、そのフローティング・ゲートMOSF
ETデバイスがエンハンスメント・モードで又はデプレッ
ション・モードで選択的に動作可能であるように、その
デバイスのフローティング・ゲート上に、正電荷又は負
電荷を配するように構成されている。データ入力回路構
成要素は、上記充電回路に、及び上記第１及び第２のフ
ローティング・ゲートMOSFETデバイスの制御ゲートに結
合されている。

［発明の実施例］不揮発性ラッチの目的は、データを記憶し、電力が断た
れても、そのデータを保持することである。しかしなが
ら、このラッチは、その電力供給の状態にかかわらず、
欠陥の有る記憶位置が利用可能な冗長の記憶位置との置
換えによって補正された状態にある。

第1a図には、ラッチ回路の一実施例が、第1b図に示され
たような不揮発性「Ｄ」形フリップ・フロップを形成す
るための外部回路構成要素を含んで示されている。しか
しこれは、本発明の一実施例であり、他の応用は当業者
には容易に理解できるであろう。この実施例がCMOS技術
を使用する製造に特に適合させられているとはいえ、本
発明は他の技術により実行されることができることは勿
論である。

ラッチ10は、４個の相互接続されたMOSトランジスタ20,
30,50及び70を含む。トランジスタ20,30は、CMOSPチャ
ネル電界効果トランジスタ（FET）から成る。トランジ
スタ20,30のソース24,34は、ノード12でお互いに結合さ
れている。トランジスタ20のゲート22は、ノード38で、
トランジスタ30のドレイン36に結合されている。同様
に、トランジスタ30のゲート32は、ノード28で、トラン
ジスタ20のドレイン26に結合されている。良く知られて
いるように、上記Ｐチャネル・トランジスタ20,30は、
それらのゲートが低電源電位V_SSである時にターン・オ
ンするが、それらのゲートが高電源電位V_DDである時に
はターン・オフする。

トランジスタ50,70は、フローティング・ゲートＮチャ
ネルMOSFETから形成される。キャパシタ56,76は、セル
基板中に形成されたそれぞれN⁺形領域57,77に、トラン
ジスタ50,70のフローティング・ゲート52,72を結合す
る。これらのキャパシタは、フローティング・ゲートと
薄い酸化膜層により分離されたN⁺領域とによって形成さ
れたトンネル酸化膜キャパシタを含む。トランジスタ50
のN⁺領域57は、プログラミング・ノード78で、トランジ
スタ70のゲート74に結合されている。同様に、トランジ
スタ70のN⁺領域77は、プログラミング・ノード58で、ト
ランジスタ50のゲート54に結合されている。フローティ
ング・ゲート・トランジスタ技術は、例えば、前述の米
国特許第4,132,904号に述べられているように、該分野
では良く知られているということが理解されるべきであ
る。

Ｐチャネル・トランジスタ20のドレイン26は、ノード28
で、Ｎチャネル・トランジスタ50のドレインに接続され
ている。同様に、Ｐチャネル・トランジスタ30のドレイ
ン36は、ノード38で、Ｎチャネル・トランジスタ70のド
レインに接続されている。上記トランジスタ50,70のそ
れぞれのソース62,82は、低電圧電源V_SSにそれぞれ接続
されている。本実施例に於いては、記憶されたデータDA
TAOUTは、ノード38で該メモリ・ユニットから読出さ
れ、且つ記憶されたデータの反転▲▼ ▲
▼は、ノード28から読出される。

プログラミング回路100は、NORゲート110,120及びイン
バータ126を含む。プログラミング回路100への入力信号
は、「PROGRAM＊」及び「DATA IN」を含む。該メモリ・
ユニットの読出しモードに於いて、PROGRAM＊信号は、
典型的にほぼ＋５ボルトである高電源電圧V_DDRにセット
される。プログラミング・モードの間はPROGRAM＊信号
は、例えば０ボルトであることができる「ロー」レベ
ル、即ち低電源電位V_SSにセットされる。また、プログ
ラミング・モードに於ける上記DATA IN信号の値は、PRO
GRAM＊信号が「ロー」である時、上記ラッチによって記
憶されるデータ値を確立する。ノード38を「ロー」電圧
レベルにプログラミングするためには、DATA IN信号
は、「ロー」電源電位V_SSにセットされる。逆に、ノー
ド38を「ハイ」電圧レベルにプログラミングするために
は、DATA IN信号は、上記読出しモードの間使用される
上記電位V_DDRよりも高い電位V_DDPにセットされる。これ
らの電位V_DDPとV_SSとの間の電位差は、より詳細に後述
される一実施例に於いては、典型的に12ボルト以上にな
る。

上記PROGRAM＊信号が読出しモードの間V_DDRである時、
上記プログラミング回路100は、両方のプログラミング
・ノード58,78に上記電圧V_SSを与えるし、ノード12に上
記電圧V_DDRを印加するということが、認識される。これ
は、上記NORゲート110,120が「ハイ」出力信号を得るた
めに「ロー」であることを両方の入力信号に要求すると
いうことに起因する。これゆえに、「ハイ」レベルのPR
OGRAM＊信号で上記NORゲート出力は、DATA IN信号の値
にかかわらず「ロー」である。

プログラミング・モードの間、「ロー」状態、即ちV_SS
のPROGRAM＊信号で、上記プログラミング回路100は、ノ
ード12に「ロー」電圧電位V_SSを与えるし、プログラミ
ング・ノード58,78に相補的なプログラミング信号を与
える。上記プログラミング信号のそれぞれの値は、DATA
IN信号の値に依存する。従って、DATA IN信号がV_DDPに
等しい時、V_DDPはNORゲート120の出力に現れ、プログラ
ミング・ノード78に印加される。この場合には、NORゲ
ート110の出力の相補的なプログラミング信号は、「ロ
ー」状態にセットされ、プログラミング・ノード58に印
加される。逆に言えば、DATA IN信号が「ロー」レベル
にセットされた時、それぞれのプログラミング信号の値
は逆にされ、即ちV_DDPがプログラミング・ノード58に印
加され、V_SSがノード78に印加される。

本実施例に使用されたような、フローティング・ゲート
Ｎチャネル・トランジスタ及びN⁺領域の簡単にされた構
造の構成が第２図に示されている。フローティング・ゲ
ートＮチャネルCMOSトランジスタの構成は、当業者には
良く知られているものであり、詳細に述べる必要はない
であろう。領域205は、高ドープドN⁺領域B,S,Dが、トン
ネル酸化膜キャパシタンスC_tの一側，ソースS,及びドレ
インＤをそれぞれ形成するＰ形シリコンを含む。N⁺領域
Ｂは、上記ＮチャネルFETの一部を形成してはおらず、
その機能は上記トンネル酸化膜キャパシタの一側を形成
することである。トランジスタ・ゲート240は、導電層
を含む。絶縁層210は、ゲート240からフローティング・
ゲート230を分離する。フィールド酸化膜領域235,トン
ネル酸化膜層225,及びゲート酸化膜層215は、領域205か
ら上記フローティング・ゲート230を分離する。

フローティング・ゲート230は、多結晶Ｎ形シリコンで
形成された導電層であり、常導電性である。フローティ
ングゲート230は、上記N⁺領域Ｂに隣接して配列され
る。上記フローティング・ゲートと、N⁺領域Ｂに隣接し
た領域205の上面との間の上記トンネル酸化膜層225は、
上記フローティング・ゲートと上記トランジスタのチャ
ネル領域との間の上記ゲート酸化膜層215より十分に薄
い。上記フィールド酸化膜領域235は、上記ゲート酸化
膜層215より十分に厚い。上記ラッチが製造される特定
の技術に依存して、上記N⁺領域Ｂは、上記トンネル酸化
膜層225の真下のエリアに隣接するよりはむしろ、上記
トンネル酸化膜層225の真下に直接的に配置されること
ができる。

上記フローティング・ゲート230,上記トンネル酸化膜層
225,及び上記N⁺領域Ｂは、トンネル酸化膜キャパシタC_T
を形成する。上記ゲート240が絶縁層210によってフロー
ティング・ゲート230から分離される故に、実効キャパ
シタC1が形成される。同様に、実効キャパシタC2がフロ
ーティング・ゲート230と領域205との間に形成され、こ
れは上記酸化膜層215,225及び235によって分離されてい
る。第２図に示された上記Ｎチャネル・フローティング
・ゲートFETは、上記トランジスタを「ターン・オン」
するため、即ちソースＳとドレインＤの間に非常に大き
な電流を流すために、ゲート・バイアス閾値電圧V_Tを必
要とする。

「ハイ」プログラミング信号V_DDPがプログラミング・ノ
ードに印加され、且つ上記N⁺領域がV_SSに接続された
時、KV_DDPに等しい大きさを持つ電圧V_CTが上記トンネル
酸化膜キャパシタC_Tの両端に印加される。但しここでＫ
は結合係数であり、Ｋの値は、値C₁／（C₁＋C₂）に等し
い。従って、第1a図に示された、即ち上記フローティン
グ・ゲートから上記N⁺領域まで測定されたV_CTの極性の
ために、Ｎチャネル・トランジスタのゲートに対する上
記相補的なプログラミング信号V_DDP及び上記トランジス
タのN⁺領域Ｂに対する相補的なプログラミング信号V_SS
の印加は、上記トンネル酸化膜キャパシタンスの両端の
＋KV_DDPに等しい電圧V_CTに帰着する。上記ゲートにV_SS
が印加され且つ上記N⁺領域ＢにV_DDPが印加されるような
逆の状況は、−KV_DDPに等しい電圧V_CTに帰着する。C1及
びC2を決定する製造パラメータの選択の結果として、上
記係数Ｋは典型的に、この好ましい実施例に於いては0.
8の値を持っている。

プログラミング・モードの間、上記電圧V_DDPにより、キ
ャリアが上記トンネル酸化膜キャパシタンスを通してト
ンネルする。トンネルを通って移されるキャリアの数
は、V_CT［log（プログラミング時間）］に比例する。従
って、必要とされるプログラミング時間、即ち所望の状
態に該デバイスをプログラムするために該デバイスがプ
ログラミング・モードに維持されていなければならない
時間を短くするためには、V_DDPのレベルが増される。好
ましい実施例に於いては、V_DDPとV_SSの間の電位差は典
型的に、＋12ボルトを越える。

＋KV_DDPが上記トンネル酸化膜キャパシタの両端に印加
された時、電子キャリアが、上記N⁺領域Ｂから上記フロ
ーティング・ゲート230へ上記酸化膜層225を通じてトン
ネルすることは、当業者には明らかであろう。これは、
V_CTがゼロに導かれる時に残る上記フローティング・ゲ
ート230の正味の負電荷に帰着する。この負電荷は、上
記ゲート240から見られるような上記Ｎチャネル・トラ
ンジスタの正常の閾値電圧を、より正の閾値へ、つまり
完全にエンハンスメント・モードにシフトする。

逆に言えば、負電圧−KV_DDPが上記トンネル酸化膜キャ
パシタC_Tの両端に印加された時には、電子は上記フロー
ティング・ゲート230から上記N⁺領域Ｂにトンネルす
る。上記フローティング・ゲートの電子キャリア密度の
この減少は、V_CTがゼロに導かれた後も残る。上記フロ
ーティング・ゲート上の結果として生ずる正味の正電荷
は、負の方へ、即ち完全にデプレッション・モードに閾
値電圧をシフトし、該デバイスがゼロ・ゲート・バイア
スでさえもターン・オンされる。

読出しモードでは、上記トンネル酸化膜キャパシタの両
端に印加された電圧はゼロであり、データの保持が楽に
されるということが見られる。トンネル効果は無視して
良く、上記トンネル酸化膜キャパシタの両端に電圧が印
加されず、且つ該デバイスがそれらのそれぞれのデプレ
ッション及びエンハンスメント状態にプログラムされた
ままである故に、非常に長い記憶時間（10年又はそれ以
上のオーダー）に導く。

述べられたように、そのゲートに印加されたV_DDPを持つ
Ｎチャネル・トランジスタは、正閾値電圧V_T（エンハン
スメント）にプログラムされる。エンハンスメント・モ
ードに於いて、正外部電圧が該トランジスタをターン・
オンさせるためにゲートに印加されねばならず、そのゲ
ートへのV_SSで該トランジスタはターン・オフする。そ
のゲートに印加されたV_SSレベル電圧でＮチャネルデバ
イスは、負閾値電圧（デプレッション）にプログラムさ
れ、そのゲートの接地で該トランジスタはターン・オン
する。

第３（ａ−ｈ）図の波形を参照して見られることができ
るように、読出しモードの間は、PROGRAM＊信号はV_DDR
である。これは、Ｎチャネル・ゲート54,74及びN⁺領域5
7,77の両方をV_SSにする。プログラミング・モードに於
いては、PROGRAM＊信号がV_SSに導かれ、且つDATA IN信
号がV_DDP（論理「１」）である時、上記トランジスタ70
のゲート74及び上記トランジスタ50のN⁺領域57は、＋V
_DDPにドライブされる。上記トランジスタ50のゲート54
及び上記トランジスタ70のN⁺領域77は、V_SSにドライブ
される。また、PROGRAM＊信号がノード12に印加される
ゆえに、このメモリ・ユニットは、プログラミング・モ
ードの間は、どのような電流も引き込まない。よって、
KV_DDPに等しい大きさの電圧が、それぞれのトランジス
タのトンネル酸化膜層の両端に置かれるものであり、上
記２つのＮチャネルトランジスタ50,70に印加された電
圧の極性は、前述されたように相補的である。

読出しモードに於いては、PROGRAM＊信号がV_DDRである
時、このメモリ・ユニットが付勢され、Ｎチャネル・ゲ
ート54,74の両方はV_SSに導かれる。デプレッションＮチ
ャネル・トランジスタがターン・オンされ、エンハンス
メントＮチャネル・トランジスタがターン・オフされ
て、メモリ・ユニットはその単安定状態をとる。もしト
ランジスタ50がデプレッション・モードである（DATA I
N信号がプログラミング・モードの間V_DDPにある）なら
ば、それが読出しモードの間ターン・オンされ、且つ上
記トランジスタ70が、エンハンスメント・モードに於い
て、ターン・オフする。上記DATA OUTノード38は、その
ゲートが導電性トランジスタ50に結合され、よってV_SS
電位になる故に、導通トランジスタ30によってV_DDRに引
張られ、ターン・オンされる。トランジスタ20は、その
ゲートがノード38に結合され、且つ上記▲▼
▲▼ノード28がV_SS電位にドライブされる故に、
ターン・オフされる。上記トランジスタ20及び70が両方
ともターン・オフされる故に、読出しモードでは直流電
流は引き込まれない。

もし、DATA IN信号がプログラミング・モードでV_SS（論
理「０」）にあるならば、電圧レベル及びトランジスタ
状態は、前述のものと逆にされる。トランジスタ30及び
50がターン・オフされ、DATA OUT信号がV_SS（論理
「０」）であり、且つ▲▼ ▲▼信号が
V_DDR（論理「１」）である。

本実施例では、直流電流を引き込まず、高速及び低速電
力印加状態の両方の間、正しい状態をとる。メモリ・ユ
ニットは、悪い状態にセットすることによっても「フリ
ップ」されることはできず、よって高耐雑音性を示す。
非常に小さな電源電圧（例えば、１ミリ秒で13ボルト）
が、ユニットをプログラムできる。

上記実施例は、１ビットのデータを不揮発性記憶するも
ので、正しい状態に回路をドライブすることを助けるた
めの外部センス・アンプを必要としない。上記回路は、
電力が印加されている時は必ず、出力論理信号、即ちV
_DDRかV_SSかを提供する。ラッチは、ラッチが組み込まれ
るEEPROMのようなデバイスの他の素子を構成されるのと
同様の技術を使用して、効率よく製造されることができ
る。

上記実施例が「Ｄ」形フリップ・フロップ・メモリ・セ
ルの情況に於いて述べられているとはいえ、本発明は不
揮発性メモリを必要とする多くの他の応用に容易に適合
させられることができる。例えば、本発明は、不揮発性
カウンタや、予め設定されたコードが（車庫扉オープナ
ーのような）立入りを許すためのデバイスに入れられる
ことを必要とするコード化保安デバイスに応用されるこ
とができる。

前述の実施例は、本発明の原理の応用を示すことができ
る多くの可能な特定の実施例のほんの一つを単に示して
いるということが理解されよう。例えば、上記Ｎ及びＰ
チャネル・デバイスは、不揮発性デバイスがＰチャネル
・フローティング・ゲート・デバイスであり、且つ上記
実施例のＰチャネル・トランジスタはＮチャネル・トラ
ンジスタであるというように、逆にされることができ
る。極性反転が必要とされるもので、例えば、上記プロ
グラミング回路がプログラミング・モードでは上記不揮
発性デバイスのゲートに電圧V_DDPを提供するように適合
させられるだろう。当業者は、Ｐチャネル・フローティ
ング・ゲート・トランジスタが不揮発性デバイスとして
利用された時、上記実施例に対する種々の変更を容易に
認識するだろう。

さらに、上記実施例に利用された上記プログラミング回
路が単に示されているということが理解されるべきであ
る。多くの他の回路が、２以上のステップで上記ラッチ
をプログラムする回路を含んで、上記ラッチをプログラ
ムするために工夫されることができる。従って、例え
ば、上記不揮発性デバイスのゲートかまたはN⁺領域か
が、２つの付加的なプログラミング・ノードを形成して
お互い接続されていないN⁺領域又はゲートにお互いに接
続されることができる。第１のプログラミング・ステッ
プに於いて、接続されたノードがハイ電位に導かれ、付
加的な２つのプログラミング・ノードは同一状態に両不
揮発性デバイスをプログラムするために、ロー電位にさ
れる。第２のプログラミング・ステップに於いて、第２
及び第３のプログラミング・ノードは、一方の不揮発性
デバイスの状態を逆にするための相補的なプログラミン
グ信号によってドライブされる。

多数の変更された他の配置が、本発明の精神及び意図か
ら逸脱することなしに、当業者によってそれらの原理に
従って容易に工夫されることができる。

［発明の効果］以上詳述したように、本発明によれば、電力が回路に印
加された時には適当な状態となり、且つ故意又は故意で
ないオーバーライドを自動的に防ぐ手段をとる、電力状
態とは無関係な不揮発性半導体メモリ・ユニットを提供
することができる。

また、本発明によれば、センス・アンプのような支持回
路構成要素を最少限しか必要としない不揮発性半導体メ
モリ・ユニットを提供することができる。

さらに、本発明によれば、回路動作のために必要とされ
る電力を最少とする不揮発性半導体メモリ・ユニットを
提供することができる。

さらにまた、本発明によれば、低電力要求、小セル・サ
イズ、高耐雑音免性、及び良好なデータ記憶力を有する
不揮発性半導体メモリ・ユニットを提供することができ
る。

図面の簡単な説明第1a図は、合成の回路が第1b図に概略的に示されたよう
な「Ｄ」形フリップ・フロップにほぼ匹敵するように、
付加されたプログラミング回路を有する本発明の好まし
い実施例の概略図であり、第２図は、好ましい実施例に
利用されたトンネル酸化膜キャパシタを有するフローテ
ィング・ゲート・トランジスタの構造の断面図であり、
第３（ａ−ｈ）図は、時間の関数として、第1a図の回路
の種々のポイントでの電圧の波形を示している。

10……ラッチ、20,30……CMOSPチャネルFET、22,32,54,
74……ゲート、24,34,62,82……ソース、26,36,60,80…
…ドレイン、50,70……フローティング・ゲートＮチャ
ネルMOSFET、52,72……フローティング・ゲート、56,76
……キャパシタ、100……プログラミング回路。

Claims

【特許請求の範囲】

【請求項１】並列に結合された第１及び第２の回路ブラ
ンチを持つ不揮発性半導体メモリ・ユニットに於いて、前記第１及び第２の回路ブランチにそれぞれ配列された
第１及び第２の金属酸化膜半導体電界効果トランジスタ
（MOSFET）デバイス（20,30）であって、各MOSFETデバ
イス（20,30）のそれぞれのゲート（22,32）は前記MOSF
ETデバイス（30,20）の他方のそれぞれのドレイン（36,
26）に交差結合されている、第１及び第２のMOSFETデバ
イス（20,30）と、制御ゲート（54,74）及び絶縁されたフローティング・
ゲート（52,72）と、前記それぞれの第１及び第２のMOS
FETデバイス（20,30）のドレイン（26,36）と直列に結
合されたドレイン（60,80）とをそれぞれ有し、前記第
１及び第２の回路ブランチにそれぞれ配列された第１及
び第２のフローティング・ゲートMOSFETデバイス（50,7
0）と、前記第１のフローティング・ゲートMOSFETデバイス（5
0）のフローティング・ゲート（52）に結合され、前記
第１のフローティング・ゲートMOSFETデバイス（50）が
デプレッション・モードで又はエンハンスメント・モー
ドで選択的に動作可能であるように、前記フローティン
グ・ゲート（52）上に正又は負電荷のいずれかを配する
ように構成された第１の充電手段（56）と、前記第２のフローティング・ゲートMOSFETデバイス（7
0）のフローティング・ゲート（72）に結合され、前記
第２のフローティング・ゲートMOSFETデバイス（70）が
エンハンスメント・モードで又はデプレッション・モー
ドで選択的に動作可能であるように、前記フローティン
グ・ゲート（72）上に正又は負電荷のいずれかを配する
よう構成された第２の充電手段（76）と、前記第１及び第２の回路ブランチ中の互いに相補的なデ
ータ出力手段（28,38）と、前記第１及び第２の充電手段（56,76）と、前記第１及
び第２のフローティング・ゲートMOSFETデバイス（50,7
0）の前記制御ゲート（54,74）とに結合されたデータ入
力手段（100）と、を具備し、前記データ入力手段（100）は、前記データ
出力手段（28,38）から絶縁され、且つ前記第１及び第
２の回路ブランチの外側に配置されていることを特徴と
する不揮発性半導体メモリ・ユニット。
【請求項２】前記第１及び第２の充電手段（56,76）は
それぞれ、前記第１及び第２のフローティング・ゲート
MOSFETデバイス（50,70）のそれぞれのフローティング
・ゲート（52,72;230）に隣接して配列された薄い誘電
性領域（225）を含み、メモリ・ユニット・プログラミング・モードに於いて
は、前記充電手段（56,76）はそれぞれ、前記薄い誘電
性領域（225）の両端に電位差を提供するように構成さ
れ、キャリア・トンネルの方向は、前記電位差の極性に依存
することを特徴とする特許請求の範囲第１項に記載のメ
モリ・ユニット。
【請求項３】前記充電手段（56,76）はそれぞれ、前記
薄い誘電性領域（225）と隣接する半導体領域（57,77;
B）をさらに含み、前記半導体領域（57,77;B）は、電荷キャリアを供給す
るように構成されていることを特徴とする特許請求の範
囲第２項に記載のメモリユニット。
【請求項４】前記フローティング・ゲートMOSFETデバイ
ス（50,70）の制御ゲート（54,74）はそれぞれ、前記フ
ローティングゲートMOSFETデバイス（70,50）の他方に
結合された上記充電手段（76,56）のそれぞれの半導体
領域（77,57）にそれぞれ交差結合されていることを特
徴とする特許請求の範囲第３項に記載のメモリ・ユニッ
ト。
【請求項５】前記第１及び第２のブランチは、前記第１
及び第２のMOSFETデバイス（20,30）のソース（24,34）
に共に接続され、前記不揮発性半導体メモリ・ユニットは、前記メモリ・
ユニット・プログラミング・モードで、前記第１及び第
２のフローティング・ゲートMOSFETデバイス（50,70）
のソース（62,82）とほぼ同じ電圧に、前記第１及び第
２のMOSFETデバイス（20,30）の前記ソース（24,34）を
導き、それによって前記プログラミング・モードでは、
前記第１及び第２の回路ブランチを通して直流電流がほ
ぼ流れなくするように構成されたプログラミング手段
（130,V_ss）を含むことを特徴とする特許請求の範囲第
２項に記載のメモリ・ユニット。
【請求項６】前記第１及び第２のMOSFETデバイス（20,3
0）は、ＰチャネルMOSFETデバイスを含み、前記第１及び第２のフローティング・ゲートMOSFETデバ
イス（50,70）は、Ｎチャネル・フローティング・ゲー
トMOSFETデバイスを含むことを特徴とする特許請求の範
囲第１項に記載のメモリ・ユニット。
【請求項７】前記第１及び第２のMOSFETデバイス（20,3
0）は、ＮチャネルMOSFETデバイスを含み、前記第１及び第２のフローティング・ゲートMOSFETデバ
イス（50,70）は、Ｐチャネル・フローティング・ゲー
トMOSFETデバイスを含むことを特徴とする特許請求の範
囲第１項に記載のメモリ・ユニット。
【請求項８】前記充電手段（56,76）はそれぞれ、上記
それぞれのＮチャネル・デバイス（50,70）のフローテ
ィング・ゲート（52,72;230）に隣接して配列された薄
い絶縁体手段（225）と、前記絶縁体手段（225）に隣接
して配列されたN⁺半導体領域（57,77;B）とを含み、そ
れによって前記充電手段（56,76）はそれぞれ、前記フ
ローティング・ゲート（52,72;230）と、前記薄い絶縁
体手段（225）と、前記N⁺半導体領域（57,77;B）とによ
って形成されたトンネル・キャパシタを含むことを特徴
とする特許請求の範囲第６項に記載のメモリ・ユニッ
ト。
【請求項９】前記第１及び第２の充電手段（56,76）
は、前記それぞれのトンネル・キャパシタをトンネルす
る電荷キャリアを誘導するように、前記それぞれのフロ
ーティング・ゲート（52,72）と前記それぞれのN⁺領域
（57,77）との間に電位差が生ずるように構成されてい
ることを特徴とする特許請求の範囲第８項に記載のメモ
リ・ユニット。
【請求項１０】前記第１及び第２のＮチャネルMOSFETデ
バイス（50,70）のそれぞれの制御ゲート（54,74）は、
他方のＮチャネルMOSFETデバイス（70,50）のフローテ
ィング・ゲート（72,52）に結合された前記トンネル・
キャパシタ手段のそれぞれのN⁺半導体領域（77,57）に
交差結合されていることを特徴とする特許請求の範囲第
９項に記載のメモリ・ユニット。