JPH0140438B2 - - Google Patents
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- JPH0140438B2 JPH0140438B2 JP58119211A JP11921183A JPH0140438B2 JP H0140438 B2 JPH0140438 B2 JP H0140438B2 JP 58119211 A JP58119211 A JP 58119211A JP 11921183 A JP11921183 A JP 11921183A JP H0140438 B2 JPH0140438 B2 JP H0140438B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- bit line
- transistor
- switch transistor
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の分野
本発明は電気的にプログラム可能な不揮発性半
導体メモリ装置に関する。
導体メモリ装置に関する。
(2) 従来技術の説明
電気的にプログラム可能な不揮発性半導体メモ
リ装置（一般にEPROMと称する）の、メモリ素
子として浮遊ゲート型MOS型メモリセルが一般
に使用されている。
リ装置（一般にEPROMと称する）の、メモリ素
子として浮遊ゲート型MOS型メモリセルが一般
に使用されている。
一般的なＮ−チヤネル型セルの断面構造を第１
図に示す。このセルに書込を行うには、ソース電
極１を接地制御ゲート電極２に正電圧を印加し、
ドレイン電極３に書込用電圧を印加する。この時
セルのチヤネル４は反転状態となり、チヤネル中
を流れる電子の一部が、ソース・ドレイン間の高
電界で加速されホツトになり、ゲート酸化膜５の
エネルギー障壁を越えて浮遊ゲート６へ注入され
る。これをチヤネル電子注入書込と呼ぶ。
図に示す。このセルに書込を行うには、ソース電
極１を接地制御ゲート電極２に正電圧を印加し、
ドレイン電極３に書込用電圧を印加する。この時
セルのチヤネル４は反転状態となり、チヤネル中
を流れる電子の一部が、ソース・ドレイン間の高
電界で加速されホツトになり、ゲート酸化膜５の
エネルギー障壁を越えて浮遊ゲート６へ注入され
る。これをチヤネル電子注入書込と呼ぶ。
第２図に、従来のEPROMにおけるメモリセル
アレイを示し、選択ビツドの書込方法を説明す
る。第２図では簡単の為に（２×２）のセルマト
リツクスを示す。横方向に配列されたメモリセル
の制御ゲート電極を共通接続してワードライン×
１、×２を形成する。縦方向に配列されたメモリ
セルのドレイン電極を共通接続してビツトライン
Ｙ１，Ｙ２を形成し、各ビツトラインはプログラ
ム電圧印加用スイツチトランジスタＴ１，Ｔ２を
介して、プログラム電源Vpに接続する。メモリ
セルのソース電極は共通接地GNDに接続される。
例えば、メモリセルＭ１に書込を行う場合は、ワ
ードライン×１を正の高電圧、例えばVpに保ち、
トランジスタＴ１のゲートＷ１に正の高電圧、例
えばVpを印加する。この時、ビツトラインＹ１
の電位はスイツチトランジスタＴ１を介して電源
電圧によつて持ち上げられ、セルＭ１に書込電流
が流れ、チヤネル電子注入が行われる。
アレイを示し、選択ビツドの書込方法を説明す
る。第２図では簡単の為に（２×２）のセルマト
リツクスを示す。横方向に配列されたメモリセル
の制御ゲート電極を共通接続してワードライン×
１、×２を形成する。縦方向に配列されたメモリ
セルのドレイン電極を共通接続してビツトライン
Ｙ１，Ｙ２を形成し、各ビツトラインはプログラ
ム電圧印加用スイツチトランジスタＴ１，Ｔ２を
介して、プログラム電源Vpに接続する。メモリ
セルのソース電極は共通接地GNDに接続される。
例えば、メモリセルＭ１に書込を行う場合は、ワ
ードライン×１を正の高電圧、例えばVpに保ち、
トランジスタＴ１のゲートＷ１に正の高電圧、例
えばVpを印加する。この時、ビツトラインＹ１
の電位はスイツチトランジスタＴ１を介して電源
電圧によつて持ち上げられ、セルＭ１に書込電流
が流れ、チヤネル電子注入が行われる。
書込時のセルＭ１のドレイン電圧、即ちビツト
ラインＹ１の電位は、第３図に示すように、セル
Ｍ１の電流電圧特性Ｉ１と、スイツチトランジス
タＴ１の負荷電流電圧特性ILの交点VDとなる。一
般には、スイツチトランジスタは単一のトランジ
スタではなく、書込回路で置き換えられる。
ラインＹ１の電位は、第３図に示すように、セル
Ｍ１の電流電圧特性Ｉ１と、スイツチトランジス
タＴ１の負荷電流電圧特性ILの交点VDとなる。一
般には、スイツチトランジスタは単一のトランジ
スタではなく、書込回路で置き換えられる。
いま、セルＭ１に電子注入が始まると、スレシ
ヨルド電圧が上昇し、セルＭ１の電流電圧特性
は、下方に移動し、Ｉ１′となり、ビツトライン
Ｙ１の電位は、負荷線ILに沿つて移動し、VD′ま
で上昇する。この様に、セルの書込が進行するに
つれて、ビツトラインＹ１の電位は負荷線ILに沿
つて上昇してゆく。更に書込が進んでセルＭ１の
書込時のブレークダウンポイントBVが負荷線IL
よりも下側にくると、電流電圧特性は負性抵抗特
性を示し、Ｉ２のようになり、大電流が流れてセ
ルの破壊等に継がる不都合が生じる。また、外部
から印加するプログラム電圧を上昇させた場合に
は、負荷線ILが右方に移動し、上述のブレークダ
ウンは更に起き易くなる。ブレークダウンによる
不都合を避ける為に、メモリセルのドレインに印
加される電圧、即ちビツトラインは電位はブレー
クダウン電圧以下に抑えられる必要がある。一般
に、メモリセルの書込電圧（書込に充分な電圧）
と、ブレークダウン電圧の差、即ち書込電圧マー
ジンはかなり小さく、余裕のないものとなつてい
る。
ヨルド電圧が上昇し、セルＭ１の電流電圧特性
は、下方に移動し、Ｉ１′となり、ビツトライン
Ｙ１の電位は、負荷線ILに沿つて移動し、VD′ま
で上昇する。この様に、セルの書込が進行するに
つれて、ビツトラインＹ１の電位は負荷線ILに沿
つて上昇してゆく。更に書込が進んでセルＭ１の
書込時のブレークダウンポイントBVが負荷線IL
よりも下側にくると、電流電圧特性は負性抵抗特
性を示し、Ｉ２のようになり、大電流が流れてセ
ルの破壊等に継がる不都合が生じる。また、外部
から印加するプログラム電圧を上昇させた場合に
は、負荷線ILが右方に移動し、上述のブレークダ
ウンは更に起き易くなる。ブレークダウンによる
不都合を避ける為に、メモリセルのドレインに印
加される電圧、即ちビツトラインは電位はブレー
クダウン電圧以下に抑えられる必要がある。一般
に、メモリセルの書込電圧（書込に充分な電圧）
と、ブレークダウン電圧の差、即ち書込電圧マー
ジンはかなり小さく、余裕のないものとなつてい
る。
(3) 発明の目的
従来技術には、上述の様な問題点があるので、
本発明の目的は、これらの問題点を取り除き、外
部からみて、書込電圧マージンの広いEPROMを
提供することである。
本発明の目的は、これらの問題点を取り除き、外
部からみて、書込電圧マージンの広いEPROMを
提供することである。
(4) 発明の特徴
本発明は、浮遊ゲート型トランジスタメモリセ
ルを、不揮発性メモリ素子としてＸ−Ｙマトリツ
クス状に配置し、Ｘ方向に配列された前記メモリ
セルの制御ゲート電極を共通接続してワードライ
ンを形成し、Ｙ方向に配列された前記メモリセル
のドレイン電極を共通接続してビツトラインを形
成し、各ビツトラインはプログラム電圧印加用ス
イツチトランジスタを介してプログラム電源に接
続されて構成される不揮発性半導体メモリ装置に
おいて、前記スイツチトランジスタと前記プログ
ラム電源間にプログラム電圧印加用の第２のスイ
ツチトランジスタを設け、前記スイツチトランジ
スタと前記第２のスイツチトランジスタとの接続
点にドレインが接続され、ゲートが前記ビツトラ
インに接続され、ソースが接地されるバイパスト
ランジスタもしくは、ドレインとゲートが接続さ
れたトランジスタを所定個数だけ直列接続したも
のを介してソースが接地されるバイパス回路を有
し、書込時に前記ビツトラインの電圧を検知し、
該ビツトラインの電圧が規定の電圧よりも高くな
ると、書込用電源電流を接地ラインにバイパスす
ることにより、前記ビツトラインの電圧上昇を抑
制しうるとを特徴とする。
ルを、不揮発性メモリ素子としてＸ−Ｙマトリツ
クス状に配置し、Ｘ方向に配列された前記メモリ
セルの制御ゲート電極を共通接続してワードライ
ンを形成し、Ｙ方向に配列された前記メモリセル
のドレイン電極を共通接続してビツトラインを形
成し、各ビツトラインはプログラム電圧印加用ス
イツチトランジスタを介してプログラム電源に接
続されて構成される不揮発性半導体メモリ装置に
おいて、前記スイツチトランジスタと前記プログ
ラム電源間にプログラム電圧印加用の第２のスイ
ツチトランジスタを設け、前記スイツチトランジ
スタと前記第２のスイツチトランジスタとの接続
点にドレインが接続され、ゲートが前記ビツトラ
インに接続され、ソースが接地されるバイパスト
ランジスタもしくは、ドレインとゲートが接続さ
れたトランジスタを所定個数だけ直列接続したも
のを介してソースが接地されるバイパス回路を有
し、書込時に前記ビツトラインの電圧を検知し、
該ビツトラインの電圧が規定の電圧よりも高くな
ると、書込用電源電流を接地ラインにバイパスす
ることにより、前記ビツトラインの電圧上昇を抑
制しうるとを特徴とする。
(5) 発明の効果
本発明によれば、前記の規定電圧をメモリセル
の書込電圧に設定しておけば、このようなバイパ
ス回路を付加することによつてビツトラインの電
圧は、メモリセルの書込状態及び外部プログラム
電源の上昇にかかわらず、ほぼ書込電圧に固定さ
れ、ブレークダウンを起こすことはない。
の書込電圧に設定しておけば、このようなバイパ
ス回路を付加することによつてビツトラインの電
圧は、メモリセルの書込状態及び外部プログラム
電源の上昇にかかわらず、ほぼ書込電圧に固定さ
れ、ブレークダウンを起こすことはない。
(6) 実施例
以下に実施例を示す、図面を用いて本発明を詳
しく説明する。
しく説明する。
第４図は、第１の実施例の回路図である。第４
図では簡単の為に一本のビツトラインと、一個の
メモリセルについてのみ図示する。メモリセルＭ
１のドレインに接続されたビツトラインＹ１は、
書込用スイツチトランジスタＴ１、及びＳ１を介
して、書込用電源VPに接続される。また、Ｔ１
及びＳ１のゲートは各々書込信号ラインＷ１，Ｗ
２に、メモリセルＭの制御ゲートは、ワードライ
ンＸ１に接続される。書込用スイツチトランジス
タＴ１とＳ１の中間点Ａはバイパス用トランジス
タBTのドレインに接続されBTのソースは接地
ラインGNDに接続される。ビツトラインＹ１は
またバイパス用トランジスタBTのゲートに接続
される。
図では簡単の為に一本のビツトラインと、一個の
メモリセルについてのみ図示する。メモリセルＭ
１のドレインに接続されたビツトラインＹ１は、
書込用スイツチトランジスタＴ１、及びＳ１を介
して、書込用電源VPに接続される。また、Ｔ１
及びＳ１のゲートは各々書込信号ラインＷ１，Ｗ
２に、メモリセルＭの制御ゲートは、ワードライ
ンＸ１に接続される。書込用スイツチトランジス
タＴ１とＳ１の中間点Ａはバイパス用トランジス
タBTのドレインに接続されBTのソースは接地
ラインGNDに接続される。ビツトラインＹ１は
またバイパス用トランジスタBTのゲートに接続
される。
本実施例に用いたメモリセルＭ１の書込電圧は
Ｖ６ブレークダウン電圧は8Vであるので、バイ
パス用トランジスタBTのスレシヨルド電圧を6V
に設定し、書込用トランジスタＴ１，Ｓ１の合成
負荷特性を、メモリセルＭ１の書込時の初期特性
と合わせて、第５図に示すごとく設定した。第５
図において、Ｗ１，Ｗ２、及びＸ１にプログラム
電圧VPを印加した時の書込初期のセルの電流電
圧特性をＩ１、負荷特性をIL、第４図Ａ点の電位
をVAで示す。この場合両曲線の交点電圧、即ち
ビツトラインＹ１電位は6Vである。いま、時間
とともに、メモリセルの書込が進行して、電流電
圧特性がＩ１′のように変化したとすると、ビツ
トラインＹ１の電圧VDは、ILに沿つて上昇し、
6Vよりも高くなる。ビツトラインの電圧が6Vよ
りも高くなるとバイパストランジスタBTが導通
し、バイパス電流がＡ点から、接地ラインGND
に向つて流れる為に、Ａ点の電位はＴ１とBTの
コンダクタンスの比で決まる値まで下降する。第
５図においては、負荷線ILが左方に移動し、IL′と
なり、ビツトラインＢの注入はVD′まで低下する。
この様なフイードバツク機構によつてビツトライ
ンＹ１の電位は書込電圧6Vから大きく上昇する
ことなくほぼ固定される為にブレークダウン電圧
8Vに達することはない。
Ｖ６ブレークダウン電圧は8Vであるので、バイ
パス用トランジスタBTのスレシヨルド電圧を6V
に設定し、書込用トランジスタＴ１，Ｓ１の合成
負荷特性を、メモリセルＭ１の書込時の初期特性
と合わせて、第５図に示すごとく設定した。第５
図において、Ｗ１，Ｗ２、及びＸ１にプログラム
電圧VPを印加した時の書込初期のセルの電流電
圧特性をＩ１、負荷特性をIL、第４図Ａ点の電位
をVAで示す。この場合両曲線の交点電圧、即ち
ビツトラインＹ１電位は6Vである。いま、時間
とともに、メモリセルの書込が進行して、電流電
圧特性がＩ１′のように変化したとすると、ビツ
トラインＹ１の電圧VDは、ILに沿つて上昇し、
6Vよりも高くなる。ビツトラインの電圧が6Vよ
りも高くなるとバイパストランジスタBTが導通
し、バイパス電流がＡ点から、接地ラインGND
に向つて流れる為に、Ａ点の電位はＴ１とBTの
コンダクタンスの比で決まる値まで下降する。第
５図においては、負荷線ILが左方に移動し、IL′と
なり、ビツトラインＢの注入はVD′まで低下する。
この様なフイードバツク機構によつてビツトライ
ンＹ１の電位は書込電圧6Vから大きく上昇する
ことなくほぼ固定される為にブレークダウン電圧
8Vに達することはない。
本実施例の回路においては、電源電圧VPが上
昇した場合にも、上述と同様のフイードバツク効
果によりビツトラインＹ１の電圧上昇は抑制され
る。
昇した場合にも、上述と同様のフイードバツク効
果によりビツトラインＹ１の電圧上昇は抑制され
る。
第６図に、第２の実施例の回路図を示す。本実
施例における各記号の意味は、第４図にものと同
様である。第６図においては、第４図におけるバ
イパストランジスタBTを単独で用いる替りに、
トランジスタBTのソースにドレインとゲートを
共通接続にしたトランジスタＱ１〜Qnをｎ段直
列接続して接地したバイパス回路を用いている。
これにより、バイパス回路のスレシヨルド電圧
を、トランジスタＱ１〜Qnのスレシヨルド電圧
のｎ倍だけ高くすることができる。第１の実施例
では、バイパス回路をトランジスタT31個で形成
した為にそのスレシヨルド電圧を6Vに設定する
には製造工程上で特別な工夫を必要とした。例え
ばBTのゲート酸化膜を厚くして製造することで
対処した。
施例における各記号の意味は、第４図にものと同
様である。第６図においては、第４図におけるバ
イパストランジスタBTを単独で用いる替りに、
トランジスタBTのソースにドレインとゲートを
共通接続にしたトランジスタＱ１〜Qnをｎ段直
列接続して接地したバイパス回路を用いている。
これにより、バイパス回路のスレシヨルド電圧
を、トランジスタＱ１〜Qnのスレシヨルド電圧
のｎ倍だけ高くすることができる。第１の実施例
では、バイパス回路をトランジスタT31個で形成
した為にそのスレシヨルド電圧を6Vに設定する
には製造工程上で特別な工夫を必要とした。例え
ばBTのゲート酸化膜を厚くして製造することで
対処した。
一方、本実施例においては、BTのソースに直
列に接続するトランジスタの段数によつてバイパ
ス回路のスレシヨルド電圧を調整できるから、バ
イパス用トランジスタBT及びＱ１〜Qnとして、
他の回路部分を構成するのと同じ通常のトランジ
スタを使用できる。この為に、第１の実施例で用
いたような特別なトランジスタを用いる必要がな
く製造工程が簡単になる。
列に接続するトランジスタの段数によつてバイパ
ス回路のスレシヨルド電圧を調整できるから、バ
イパス用トランジスタBT及びＱ１〜Qnとして、
他の回路部分を構成するのと同じ通常のトランジ
スタを使用できる。この為に、第１の実施例で用
いたような特別なトランジスタを用いる必要がな
く製造工程が簡単になる。
以上実施例を用いて説明したように、本発明を
用いると、書込時にメモリセルのドレインに印加
される電圧を書込電圧よりもわずかに高い電圧に
ほぼ固定できるから、メモリセルにブレークダウ
ンを発生させることなく、安定な書込が可能にな
る。また、外部からみたプログラム電圧マージン
の広い不揮発性半導体メモリ装置を容易に製造で
きる。
用いると、書込時にメモリセルのドレインに印加
される電圧を書込電圧よりもわずかに高い電圧に
ほぼ固定できるから、メモリセルにブレークダウ
ンを発生させることなく、安定な書込が可能にな
る。また、外部からみたプログラム電圧マージン
の広い不揮発性半導体メモリ装置を容易に製造で
きる。
第１図は不揮発性メモリセルの断面構造、第２
図は従来装置におけるメモリセルアレイ、第３図
は第２図回路中のセルの書込時電流電圧及び負荷
用トランジスタの負荷電流電圧特性、第４図は本
発明第１の実施例の回路図、第５図は第４図にお
けるセルと負荷トランジスタの電流電圧特性、第
６図は本発明第２の実施例の回路図、である。 なお図において、１…メモリセルのソース、２
…メモリセルの制御ゲート、３…メモリセルのド
レイン、４…メモリセルのチヤネル領域、５…メ
モリセルのゲート絶縁膜、６…メモリセルの浮遊
ゲート、VP…書込用電源、Ｔ１，Ｔ２，Ｓ１…
書込スイツチトランジスタ、Ｍ１，Ｍ２，Ｍ３，
Ｍ４…メモリセル、BT…バイパス用トランジス
タ、Ｑ１〜Qn…スレシヨルド電圧調整用トラン
ジスタ、Ｘ１，Ｘ２…ワードライン、Ｙ１，Ｙ２
…ビツトライン、Ｗ１，Ｗ２…書込信号ライン、
Ｉ１，Ｉ１′…メモリセルの電流電圧特性、Ｉ２
…メモリセルブレークダウン時の電流電圧特性、
IL，IL′…負荷電流電圧特性、VD，VD′…メモリセ
ルのドレイン電圧、BV…メモリセルのブレーク
ダウン電圧、である。
図は従来装置におけるメモリセルアレイ、第３図
は第２図回路中のセルの書込時電流電圧及び負荷
用トランジスタの負荷電流電圧特性、第４図は本
発明第１の実施例の回路図、第５図は第４図にお
けるセルと負荷トランジスタの電流電圧特性、第
６図は本発明第２の実施例の回路図、である。 なお図において、１…メモリセルのソース、２
…メモリセルの制御ゲート、３…メモリセルのド
レイン、４…メモリセルのチヤネル領域、５…メ
モリセルのゲート絶縁膜、６…メモリセルの浮遊
ゲート、VP…書込用電源、Ｔ１，Ｔ２，Ｓ１…
書込スイツチトランジスタ、Ｍ１，Ｍ２，Ｍ３，
Ｍ４…メモリセル、BT…バイパス用トランジス
タ、Ｑ１〜Qn…スレシヨルド電圧調整用トラン
ジスタ、Ｘ１，Ｘ２…ワードライン、Ｙ１，Ｙ２
…ビツトライン、Ｗ１，Ｗ２…書込信号ライン、
Ｉ１，Ｉ１′…メモリセルの電流電圧特性、Ｉ２
…メモリセルブレークダウン時の電流電圧特性、
IL，IL′…負荷電流電圧特性、VD，VD′…メモリセ
ルのドレイン電圧、BV…メモリセルのブレーク
ダウン電圧、である。
Claims (1)
- 【特許請求の範囲】 １ 浮遊ゲート型トランジスタメモリセルを、不
揮発性メモリ素子としてＸ−Ｙマトリツクス状に
配置し、Ｘ方向に配列された前記メモリセルの制
御ゲート電極を共通接続してワードラインを形成
し、Ｙ方向に配列された前記メモリセルのドレイ
ン電極を共通接続してビツトラインを形成し、各
ビツトラインはプログラム電圧印加用スイツチト
ランジスタを介してプログラム電源に接続されて
構成される不揮発性半導体メモリ装置において、 前記スイツチトランジスタと前記プログラム電
源間にプログラム電圧印加用の第２のスイツチト
ランジスタを設け、 前記スイツチトランジスタと前記第２のスイツ
チトランジスタとの接続点にドレインが接続さ
れ、ゲートが前記ビツトラインに接続され、ソー
スが接地されるバイパストランジスタもしくは、
ドレインとゲートが接続されたトランジスタを所
定個数だけ直列接続したものを介してソースが接
地されるバイパス回路を有し、書込時に前記ビツ
トラインの電圧を検知し、該ビツトラインの電圧
が規定の電圧よりも高くなると、書込用電源電流
を接地ラインにバイパスすることにより、前記ビ
ツトラインの電圧上昇を制御しうることを特徴と
する不揮発性半導体メモリ装置。 ２ 前記規定電圧が、前記メモリセルのドレイン
ブレークダウン電圧以下に設定されることを特徴
とする特許請求の範囲第１項記載の不揮発性半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119211A JPS6010497A (ja) | 1983-06-29 | 1983-06-29 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119211A JPS6010497A (ja) | 1983-06-29 | 1983-06-29 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010497A JPS6010497A (ja) | 1985-01-19 |
| JPH0140438B2 true JPH0140438B2 (ja) | 1989-08-29 |
Family
ID=14755684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119211A Granted JPS6010497A (ja) | 1983-06-29 | 1983-06-29 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010497A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2604555B1 (fr) * | 1986-09-30 | 1988-11-10 | Eurotechnique Sa | Circuit integre du type circuit logique comportant une memoire non volatile programmable electriquement |
| EP0549795B1 (en) * | 1990-09-17 | 1999-04-14 | Kabushiki Kaisha Toshiba | Semiconductor storing device |
| US5519654A (en) * | 1990-09-17 | 1996-05-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with external capacitor to charge pump in an EEPROM circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693A (en) * | 1979-06-15 | 1981-01-06 | Nec Corp | Write-in circuit for non-volatile semiconductor memory |
-
1983
- 1983-06-29 JP JP58119211A patent/JPS6010497A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010497A (ja) | 1985-01-19 |
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