JPH0732342B2 - アナログ遅延回路 - Google Patents
アナログ遅延回路Info
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- JPH0732342B2 JPH0732342B2 JP59270431A JP27043184A JPH0732342B2 JP H0732342 B2 JPH0732342 B2 JP H0732342B2 JP 59270431 A JP59270431 A JP 59270431A JP 27043184 A JP27043184 A JP 27043184A JP H0732342 B2 JPH0732342 B2 JP H0732342B2
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
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- H03H11/265—Time-delay networks with adjustable delay
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ信号を高分解能で遅延することが
でき、かつ遅延時間の可変も容易なアナログ遅延回路に
関する。
でき、かつ遅延時間の可変も容易なアナログ遅延回路に
関する。
〔従来の技術〕 電気回路の遅延回路は従来より様々なものが考えられて
おり、例えば物理的遅延線、分布定数回路からBBD（電
荷転送素子）、CCD（電荷結合素子）やディジタル系で
はシフトレジスタあるいはRAMを用いたプログラム制御
まで幅広く普及している。
おり、例えば物理的遅延線、分布定数回路からBBD（電
荷転送素子）、CCD（電荷結合素子）やディジタル系で
はシフトレジスタあるいはRAMを用いたプログラム制御
まで幅広く普及している。
ところで、遅延回路においては遅延時間を任意に変化さ
せたい技術的要求が様々な応用分野にあるが、遅延線や
分布定数回路などでは難しく、転送に電気的なクロック
パルスを使用するBBDやCCDあるいはシフトレジスタ等を
用いてそのクロックの周波数を制御するものが一般的で
ある。ところが、BBD,CCD,シフトレジスタ等を用いて遅
延するものはクロックパルスを使用して信号を転送する
ものであるがゆえに、信号がクロックでサンプリングさ
れるため、時間軸の分解能がクロック周期により規定さ
れ、歪率が高くなる欠点があった。これを解消するに
は、理論上はクロックを極めて速くして分解を高めてや
ればよいが、そうすると、目的とする遅延時間を得るた
めにはBBD,CCD,シフトレジスタ等の素子の段数を増やさ
なければならず、技術的にも難しくなる欠点があった。
せたい技術的要求が様々な応用分野にあるが、遅延線や
分布定数回路などでは難しく、転送に電気的なクロック
パルスを使用するBBDやCCDあるいはシフトレジスタ等を
用いてそのクロックの周波数を制御するものが一般的で
ある。ところが、BBD,CCD,シフトレジスタ等を用いて遅
延するものはクロックパルスを使用して信号を転送する
ものであるがゆえに、信号がクロックでサンプリングさ
れるため、時間軸の分解能がクロック周期により規定さ
れ、歪率が高くなる欠点があった。これを解消するに
は、理論上はクロックを極めて速くして分解を高めてや
ればよいが、そうすると、目的とする遅延時間を得るた
めにはBBD,CCD,シフトレジスタ等の素子の段数を増やさ
なければならず、技術的にも難しくなる欠点があった。
また、これらのものは、クロックの周期により遅延時間
を変化させることが可能であるが、分解能もそれに伴っ
て変化する欠点があった。
を変化させることが可能であるが、分解能もそれに伴っ
て変化する欠点があった。
この発明は、前記従来の技術における欠点を解決して、
高分解能でしたがって低歪率でアナログ信号の遅延がで
き、かつ分解能を変えずに遅延時間の連続可変が可能な
アナログ遅延回路を提供しようとするものである。
高分解能でしたがって低歪率でアナログ信号の遅延がで
き、かつ分解能を変えずに遅延時間の連続可変が可能な
アナログ遅延回路を提供しようとするものである。
この発明は、CMOSゲートを縦続接続しその出力を入力側
に帰還して構成される発振回路を有し、入力アナログ信
号に応じて当該CMOSゲートの印加電圧を制御することに
より、当該入力アナログ信号をパルスFM変調するFM変調
回路と、 CMOSゲート回路を縦続接続した回路を有し、前記FM変調
回路から出力されるパルスFM変調信号を入力し、外部か
ら入力される遅延時間制御信号によって当該CMOSゲート
の印加電圧を制御することにより、当該パルスFM変調信
号を遅延時間を可変に遅延する可変遅延回路と、 この可変遅延回路から出力されるパルスFM変調信号が入
力されるCMOSゲートの縦続接続回路からなる遅延回路
と、この遅延回路の出力信号およびこの遅延回路の入力
信号を入力とし、これらの排他的論理和を出力する排他
的オア回路と、この排他的オア回路の出力信号を平滑す
るローパスフィルタを有するFM復調回路と、 前記FM変調回路、前記可変遅延回路、前記FM復調回路の
各CMOSゲートと同一基板上にCMOSゲートを縦続接続しそ
の出力を入力側に帰還して構成される発振回路の発振周
波数を基準周波数と比較した結果に応じて当該FM変調回
路、当該可変遅延回路、当該FM復調回路の各CMOSゲート
の電源電圧を制御する遅延時間安定化回路と を具えたことを特徴するものである。
に帰還して構成される発振回路を有し、入力アナログ信
号に応じて当該CMOSゲートの印加電圧を制御することに
より、当該入力アナログ信号をパルスFM変調するFM変調
回路と、 CMOSゲート回路を縦続接続した回路を有し、前記FM変調
回路から出力されるパルスFM変調信号を入力し、外部か
ら入力される遅延時間制御信号によって当該CMOSゲート
の印加電圧を制御することにより、当該パルスFM変調信
号を遅延時間を可変に遅延する可変遅延回路と、 この可変遅延回路から出力されるパルスFM変調信号が入
力されるCMOSゲートの縦続接続回路からなる遅延回路
と、この遅延回路の出力信号およびこの遅延回路の入力
信号を入力とし、これらの排他的論理和を出力する排他
的オア回路と、この排他的オア回路の出力信号を平滑す
るローパスフィルタを有するFM復調回路と、 前記FM変調回路、前記可変遅延回路、前記FM復調回路の
各CMOSゲートと同一基板上にCMOSゲートを縦続接続しそ
の出力を入力側に帰還して構成される発振回路の発振周
波数を基準周波数と比較した結果に応じて当該FM変調回
路、当該可変遅延回路、当該FM復調回路の各CMOSゲート
の電源電圧を制御する遅延時間安定化回路と を具えたことを特徴するものである。
この発明の前記解決手段によれば、CMOSゲートによる遅
延はクロックを用いないので、高分解能が得られ、かつ
CMOSゲートの電源電圧により遅延時間の連続制御が可能
である。
延はクロックを用いないので、高分解能が得られ、かつ
CMOSゲートの電源電圧により遅延時間の連続制御が可能
である。
しかも、FM変調回路、可変遅延回路、FM復調回路の各CM
OSゲートと同一基板上のCMOSゲートを用いて温度検出を
行ない、これら各回路のCMOSゲートの電源電圧を制御す
るようにしたので、温度補償を高精度に行なうことがで
きる。
OSゲートと同一基板上のCMOSゲートを用いて温度検出を
行ない、これら各回路のCMOSゲートの電源電圧を制御す
るようにしたので、温度補償を高精度に行なうことがで
きる。
はじめに、CMOSゲートを利用した遅延回路について説明
する。
する。
CMOSゲート回路の一例を第２図に示す。これは、ｐチャ
ネルMOS−FET12とｎチャネルMOS−FES14をゲートどう
し、ドレインどうし互いにそれぞれ接続し、ソースに電
源電圧VDD,VSSをそれぞれ印加し、入力端子13を介して
ゲートに信号を入力し、ドレインから出力端子15に入力
信号の反転信号を出力するようにしたものである。
ネルMOS−FET12とｎチャネルMOS−FES14をゲートどう
し、ドレインどうし互いにそれぞれ接続し、ソースに電
源電圧VDD,VSSをそれぞれ印加し、入力端子13を介して
ゲートに信号を入力し、ドレインから出力端子15に入力
信号の反転信号を出力するようにしたものである。
このCMOSインバータ10においては、入力と出力間に遅延
時間が生じる。この遅延時間は、第３図に示すように、
電源電圧VDD−VSSに依存し、電源電圧VDD−VSSが小さい
ほど遅延時間は大きく、その変化率も大きい。これは、
電源電圧VDD−VSSによって素子のコンダクタンスを変化
するためである。したがって、この性質を利用して電源
電圧VDD−VSSの大きさにより、遅延時間を制御すれば任
意の遅延時間に設定することができる。
時間が生じる。この遅延時間は、第３図に示すように、
電源電圧VDD−VSSに依存し、電源電圧VDD−VSSが小さい
ほど遅延時間は大きく、その変化率も大きい。これは、
電源電圧VDD−VSSによって素子のコンダクタンスを変化
するためである。したがって、この性質を利用して電源
電圧VDD−VSSの大きさにより、遅延時間を制御すれば任
意の遅延時間に設定することができる。
また、このCMOSインバータ10を第４図に示すように多段
接続すれば、より長い遅延時間を設定することができ
る。例えば電源電圧VDD−VSSが5Vのときに１段あたり約
3.5nsの遅延が得られるとすれば、8000段の直列に接続
すれば、 8000×3.5ns28μｓ の遅延時間を得ることができる。また、80段直列接続し
た場合の電源電圧VDD−VSS対遅延時間特性を第５図に示
す。
接続すれば、より長い遅延時間を設定することができ
る。例えば電源電圧VDD−VSSが5Vのときに１段あたり約
3.5nsの遅延が得られるとすれば、8000段の直列に接続
すれば、 8000×3.5ns28μｓ の遅延時間を得ることができる。また、80段直列接続し
た場合の電源電圧VDD−VSS対遅延時間特性を第５図に示
す。
なお、CMOSインバータ回路10の遅延時間は、第３図、第
５図に示すように温度にも依存し、温度が高くなるほど
遅延時間は長くなる。
５図に示すように温度にも依存し、温度が高くなるほど
遅延時間は長くなる。
CMOSインバータ回路10を利用した遅延回路の一例を第６
図に示す。これは、CMOSゲートとその電源間遅延時間制
御用素子を挿入したものである。
図に示す。これは、CMOSゲートとその電源間遅延時間制
御用素子を挿入したものである。
第６図において、ｐチャネルMOS−FET12とｎチャネルMO
S−FET14とはゲートどうしが互いにそれぞれ接続され、
ゲートから被遅延信号が入力され、ドレインから信号が
出力される。ｐチャネルMOS−FET12のソースと電源VDD
との間、ｎチャネルMOS−FET14のソースと電源VSSとの
間には、遅延時間制御用素子として、ｐチャネルMOS−F
ET16、ｎチャネルMOS−FET18がそれぞれ挿入されてい
る。ｐチャネルMOS−FFT16、ｎチャネルMOS−EFT18のゲ
ートには端子c1,c2から制御電圧Vc1,Vc2がそれぞれ入力
される。これら制御電圧Vc1,Vc2は基準電位VDD−VSSに
対して対称の電圧（いいかえると、VDD−Vc1＝Vc2−
VSS）に設定される。そして、制御電圧Vc1,Vc2の値を制
御することにより、CMOSインバータを構成するｐチャネ
ルMOS−FET12、ｎチャネルMOS−FET14に印加される電圧
が変化し、これによって遅延時間が変化する。
S−FET14とはゲートどうしが互いにそれぞれ接続され、
ゲートから被遅延信号が入力され、ドレインから信号が
出力される。ｐチャネルMOS−FET12のソースと電源VDD
との間、ｎチャネルMOS−FET14のソースと電源VSSとの
間には、遅延時間制御用素子として、ｐチャネルMOS−F
ET16、ｎチャネルMOS−FET18がそれぞれ挿入されてい
る。ｐチャネルMOS−FFT16、ｎチャネルMOS−EFT18のゲ
ートには端子c1,c2から制御電圧Vc1,Vc2がそれぞれ入力
される。これら制御電圧Vc1,Vc2は基準電位VDD−VSSに
対して対称の電圧（いいかえると、VDD−Vc1＝Vc2−
VSS）に設定される。そして、制御電圧Vc1,Vc2の値を制
御することにより、CMOSインバータを構成するｐチャネ
ルMOS−FET12、ｎチャネルMOS−FET14に印加される電圧
が変化し、これによって遅延時間が変化する。
第６図に回路のICパターンの一例を第７図に示す。この
ICパターンによれば、多段接続も容易となる。
ICパターンによれば、多段接続も容易となる。
第８図の遅延回路は、CMOSインバータ10を複数縦続接続
したものである。各CMOSインバータ10−１乃至10−ｎ
は、それぞれ前段のドレイン出力が次段のゲトに入力さ
れている。電源電圧VDD,VSSは、制御用ｐチャネルMOS−
FET16、ｎチャネルMOS−FET18を介してCMOSインバータ1
0−１乃至10−ｎを構成する各ｐチャネルMOS−FET12、
ｎチャネルMOS−FET14にそれぞれ供給されている。制御
用MOS−FET16,18は、制御電圧Vc1,Vc2により制御され
て、各CMOSインバータ10−１乃至10−ｎの印加電圧を共
通に制御する。このような構成によれば、共通の遅延時
間制御用MOS−FET16,18を用いて広い範囲での遅延時間
の制御が可能である。
したものである。各CMOSインバータ10−１乃至10−ｎ
は、それぞれ前段のドレイン出力が次段のゲトに入力さ
れている。電源電圧VDD,VSSは、制御用ｐチャネルMOS−
FET16、ｎチャネルMOS−FET18を介してCMOSインバータ1
0−１乃至10−ｎを構成する各ｐチャネルMOS−FET12、
ｎチャネルMOS−FET14にそれぞれ供給されている。制御
用MOS−FET16,18は、制御電圧Vc1,Vc2により制御され
て、各CMOSインバータ10−１乃至10−ｎの印加電圧を共
通に制御する。このような構成によれば、共通の遅延時
間制御用MOS−FET16,18を用いて広い範囲での遅延時間
の制御が可能である。
第９図の遅延回路は、遅延時間制御用素子を２系統設け
たものである。すなわち、前記第６図の回路におけるｐ
チャネルMOS−FET16、ｎチャネルMOS−FET18にｐチャネ
ルMOS−FET24、ｎチャネルMOS−FET26をそれぞれ並列に
接続したものである。ｐチャネルMOS−FET24、ｎチャネ
ルMOS−FET26のゲートには、端子c3,c4から制御電圧V
c3,Vc4がそれぞれ入力される。端子c1,c2に入力する電
圧Vc1,Vc2と端子c3,c4に入力する電圧Vc3,Vc4により、
２系統で遅延時間を制御することができる。これは、例
えば後述するこの発明の実施例（第１図）のように、一
方の系統で電源電圧VDD,VSSの変動や温度変化に対する
遅延時間の安定化のための制御を行ない、他方の系統で
遅延時間の可変制御を行なうのに利用することができ
る。
たものである。すなわち、前記第６図の回路におけるｐ
チャネルMOS−FET16、ｎチャネルMOS−FET18にｐチャネ
ルMOS−FET24、ｎチャネルMOS−FET26をそれぞれ並列に
接続したものである。ｐチャネルMOS−FET24、ｎチャネ
ルMOS−FET26のゲートには、端子c3,c4から制御電圧V
c3,Vc4がそれぞれ入力される。端子c1,c2に入力する電
圧Vc1,Vc2と端子c3,c4に入力する電圧Vc3,Vc4により、
２系統で遅延時間を制御することができる。これは、例
えば後述するこの発明の実施例（第１図）のように、一
方の系統で電源電圧VDD,VSSの変動や温度変化に対する
遅延時間の安定化のための制御を行ない、他方の系統で
遅延時間の可変制御を行なうのに利用することができ
る。
第10図の遅延回路は、CMOSインバータ10を複数段縦続接
続すると共に、制御系統を２系統設けたものである。す
なわち、各CMOSインバータは、ｐチャネルMOS−FET12と
ｎチャネルMOS−FET14と構成され、その内側に制御用ｐ
チャネルMOS−FET16と制御用ｎチャネルMOS−FET18を接
続している。また、その外側に制御用ｐチャネルMOS−F
ET24、ｎチャネルMOS−FET26を全段共通に接続してい
る。この回路では、MOS−FET16,18のゲートに入力され
る電圧Vc1,Vc2と、MOS−FET24,26のゲートに入力される
電圧Vc3,Vc4の２系統で遅延時間が制御される。
続すると共に、制御系統を２系統設けたものである。す
なわち、各CMOSインバータは、ｐチャネルMOS−FET12と
ｎチャネルMOS−FET14と構成され、その内側に制御用ｐ
チャネルMOS−FET16と制御用ｎチャネルMOS−FET18を接
続している。また、その外側に制御用ｐチャネルMOS−F
ET24、ｎチャネルMOS−FET26を全段共通に接続してい
る。この回路では、MOS−FET16,18のゲートに入力され
る電圧Vc1,Vc2と、MOS−FET24,26のゲートに入力される
電圧Vc3,Vc4の２系統で遅延時間が制御される。
以上、CMOSインバータによる遅延回路について説明した
が、次にこの遅延回路をを利用したこの発明の一実施例
を第１図に示す。第１図において、インバータはすべて
CMOSインバータで構成され（以下単にインバータとい
う）、同一の温度および電源（VDD,VSSの条件下（同一
基板上）に設置されている。なお、第１図においては、
電源VDD,VSSの図示は省略している。
が、次にこの遅延回路をを利用したこの発明の一実施例
を第１図に示す。第１図において、インバータはすべて
CMOSインバータで構成され（以下単にインバータとい
う）、同一の温度および電源（VDD,VSSの条件下（同一
基板上）に設置されている。なお、第１図においては、
電源VDD,VSSの図示は省略している。
遅延時間一定化電圧生成回路30は、電源電圧VDD,VSSや
温度の変動にかかわらず、第１図の各インバータが一定
の遅延時間を得るための制御電圧Vc1,Vc2を生成する回
路である。遅延時間一定化電圧生成回路30において、リ
ング発振器32は、インバータの遅延特性を利用したもの
で、奇数個のインバータ34,36,38を縦続接続し、終段の
インバータ38の出力を初段のインバータ34に帰還して構
成される。各インバータ34,36,38は、例えば前記第６図
のように構成される。初段のインバータ34に“1"または
“0"が入力されると、各インバータ34,36,38で遅延され
て、所定時間経過後に終段のインバータ38から初段入力
と逆レベルの信号が出力され、これが初段入力に帰還さ
れる。したがって、初段入力が反転して同様の動作が繰
り返され、これによって発振が生じる。リング発振器32
の発振周波数は、オープンループの遅延時間で決まる。
インバータの遅延時間は前述のように電源電圧で制御さ
れるから、リング発振器32の発振周波数は、インバータ
34,36,38で制御される。
温度の変動にかかわらず、第１図の各インバータが一定
の遅延時間を得るための制御電圧Vc1,Vc2を生成する回
路である。遅延時間一定化電圧生成回路30において、リ
ング発振器32は、インバータの遅延特性を利用したもの
で、奇数個のインバータ34,36,38を縦続接続し、終段の
インバータ38の出力を初段のインバータ34に帰還して構
成される。各インバータ34,36,38は、例えば前記第６図
のように構成される。初段のインバータ34に“1"または
“0"が入力されると、各インバータ34,36,38で遅延され
て、所定時間経過後に終段のインバータ38から初段入力
と逆レベルの信号が出力され、これが初段入力に帰還さ
れる。したがって、初段入力が反転して同様の動作が繰
り返され、これによって発振が生じる。リング発振器32
の発振周波数は、オープンループの遅延時間で決まる。
インバータの遅延時間は前述のように電源電圧で制御さ
れるから、リング発振器32の発振周波数は、インバータ
34,36,38で制御される。
リング発振器32の発振出力は、インバータ40で波形成形
された後コンパレータ42に入力される。コンパレータ42
は、インバータ40の出力信号と、水晶発振器44の発振信
号を分周器46で分周して得られる基準周波数信号とを周
波数および位相比較し、その差に応じた幅のパルス信号
を出力する。
された後コンパレータ42に入力される。コンパレータ42
は、インバータ40の出力信号と、水晶発振器44の発振信
号を分周器46で分周して得られる基準周波数信号とを周
波数および位相比較し、その差に応じた幅のパルス信号
を出力する。
制御電圧発生回路48では、コンパレータ42の出力パルス
を平滑して直流電圧Vc1,Vc2を発生させる。この直流電
圧Vc1,Vc2が制御電圧として前記リング発振器32を構成
するインバータ34,36,38の制御入力c1,c2に入力され、
その印加電圧を制御する。インバータ34,36,38の遅延特
性は、前述のように印加電圧によるので、以上のループ
によって負の帰還となるように構成してやれば、いわゆ
るPLL（フエイズ・ロックド・ループ）となるので、リ
ング発振器32からは極めて安定した発振器周波数（基準
周波数の精度）が得られる。つまり、電源電圧や温度の
変動にかかわらず、各インバータ34,36,38は一定の遅延
時間に制御される。
を平滑して直流電圧Vc1,Vc2を発生させる。この直流電
圧Vc1,Vc2が制御電圧として前記リング発振器32を構成
するインバータ34,36,38の制御入力c1,c2に入力され、
その印加電圧を制御する。インバータ34,36,38の遅延特
性は、前述のように印加電圧によるので、以上のループ
によって負の帰還となるように構成してやれば、いわゆ
るPLL（フエイズ・ロックド・ループ）となるので、リ
ング発振器32からは極めて安定した発振器周波数（基準
周波数の精度）が得られる。つまり、電源電圧や温度の
変動にかかわらず、各インバータ34,36,38は一定の遅延
時間に制御される。
制御電圧発生回路48で得られる制御電圧Vc1,Vc2をこれ
と同一の温度および電源電圧VDD−VSSの条件下に置かれ
た他のインバータ制御電圧として用いることにより、電
源電圧VDD,VSSや温度の変動の影響のない遅延が得られ
る。
と同一の温度および電源電圧VDD−VSSの条件下に置かれ
た他のインバータ制御電圧として用いることにより、電
源電圧VDD,VSSや温度の変動の影響のない遅延が得られ
る。
被遅延信号であるアナログ信号は、入力端子49からFM変
調回路50に入力される。FM変調回路50は、インバータ5
4,56,58を縦続接続し、終段のインバータ58の出力を初
段のインバータ54の入力に帰還して構成されるリング発
振器52を具えている。インバータ54,56,58は例えば前記
第６図のように構成されている。インバータ54,56,58の
制御端子c1,c2（第６図参照）には、遅延時間安定化の
ための前記制御電圧Vc1,Vc2が抵抗60,62を介して入力さ
れている。入力端子49から入力されたアナログ信号は、
アンプ61およびコンデンサ64,66を介して制御電圧Vc1,V
c2に重畳される。したがって、インバータ54,56,58の印
加電圧は、入力アナログ信号により変調を受けて、リン
グ発振器52からは、入力アナログ信号のレベルに応じた
周波数のパルス信号が出力される。すなわち、リング発
振器52からは、入力アナログ信号をパルスFM変調した信
号が出力される。
調回路50に入力される。FM変調回路50は、インバータ5
4,56,58を縦続接続し、終段のインバータ58の出力を初
段のインバータ54の入力に帰還して構成されるリング発
振器52を具えている。インバータ54,56,58は例えば前記
第６図のように構成されている。インバータ54,56,58の
制御端子c1,c2（第６図参照）には、遅延時間安定化の
ための前記制御電圧Vc1,Vc2が抵抗60,62を介して入力さ
れている。入力端子49から入力されたアナログ信号は、
アンプ61およびコンデンサ64,66を介して制御電圧Vc1,V
c2に重畳される。したがって、インバータ54,56,58の印
加電圧は、入力アナログ信号により変調を受けて、リン
グ発振器52からは、入力アナログ信号のレベルに応じた
周波数のパルス信号が出力される。すなわち、リング発
振器52からは、入力アナログ信号をパルスFM変調した信
号が出力される。
リング発振器52の出力信号は、FM変調回路50から出力さ
れて、遅延回路68に入力される。遅延回路68は、複数の
インバータ70,72,…,80を縦続接続した２系統制御形で
構成され、例えば前記第10図のものが用いられる。２つ
の制御系統のうち１系統は、前記制御電圧Vc1,Vc2によ
る制御に用いられ、遅延時間の安定化制御を行なう。他
の１系統は、遅延時間制御用電圧Vc3により、遅延時間
の制御に用いられる。遅延時間制御用電圧Vc3は、その
まま制御端子c3（第10図参照）に入力される。また、こ
の電圧Vc3を反転増幅器82で電源電圧VDD,VSSの中間の電
圧 を基準に反転して電圧Vc4＝（Vc4＝VDD＋VSS−Vc3）を
作成し、この電圧Vc4を制御端子c4（第10図参照）に入
力する。
れて、遅延回路68に入力される。遅延回路68は、複数の
インバータ70,72,…,80を縦続接続した２系統制御形で
構成され、例えば前記第10図のものが用いられる。２つ
の制御系統のうち１系統は、前記制御電圧Vc1,Vc2によ
る制御に用いられ、遅延時間の安定化制御を行なう。他
の１系統は、遅延時間制御用電圧Vc3により、遅延時間
の制御に用いられる。遅延時間制御用電圧Vc3は、その
まま制御端子c3（第10図参照）に入力される。また、こ
の電圧Vc3を反転増幅器82で電源電圧VDD,VSSの中間の電
圧 を基準に反転して電圧Vc4＝（Vc4＝VDD＋VSS−Vc3）を
作成し、この電圧Vc4を制御端子c4（第10図参照）に入
力する。
このようにして、制御電圧Vc3により遅延時間が連続的
に制御される。
に制御される。
遅延回路68の出力信号は、FM復調回路（パルスカウント
検波回路）84に入力される。FM復調回路84は、遅延回路
68から入力した被復調信号を偶数個（ここでは４個）の
インバータ86,88,90,92を縦列設続した回路に入力し、
終段92の出力信号を排他的オア回路94に入力し、排他的
オア回路94の出力をローパスフィルタ96で平滑して取り
出して出力端子98に復調信号として導くようにしたもの
である。制御電圧Vc1,Vc2でインバータ86乃至92の印加
電圧を制御することにより、歪の少ない正確なパルスFM
復調を行なうことができる。
検波回路）84に入力される。FM復調回路84は、遅延回路
68から入力した被復調信号を偶数個（ここでは４個）の
インバータ86,88,90,92を縦列設続した回路に入力し、
終段92の出力信号を排他的オア回路94に入力し、排他的
オア回路94の出力をローパスフィルタ96で平滑して取り
出して出力端子98に復調信号として導くようにしたもの
である。制御電圧Vc1,Vc2でインバータ86乃至92の印加
電圧を制御することにより、歪の少ない正確なパルスFM
復調を行なうことができる。
第１図の回路の動作を第11図に示す。入力端子49から
は、第11図（ａ）に示すようなアナログ信号が入力され
る。この信号は、FM変調回路50でパルスFM変調されて、
第11図（ｂ）に示すような電圧レベルに応じた周波数を
持つ信号に変調される。FM変調回路50の出力信号は、遅
延回路68で第11図（ｃ）のように遅延される。この遅延
信号はFM復調回路84でパルスFM復調されて、出力端子98
からは第11図（ｄ）に示すような遅延されたアナログ信
号が出力される。遅延時間Ｔは制御電圧Vc3により可変
される。また、各インバータは、制御電圧Vc1,Vc2によ
り遅延時間Ｔが温度や電源電圧の変動の影響を受けない
ように制御されているので、安定かつ正確に遅延が行な
われる。
は、第11図（ａ）に示すようなアナログ信号が入力され
る。この信号は、FM変調回路50でパルスFM変調されて、
第11図（ｂ）に示すような電圧レベルに応じた周波数を
持つ信号に変調される。FM変調回路50の出力信号は、遅
延回路68で第11図（ｃ）のように遅延される。この遅延
信号はFM復調回路84でパルスFM復調されて、出力端子98
からは第11図（ｄ）に示すような遅延されたアナログ信
号が出力される。遅延時間Ｔは制御電圧Vc3により可変
される。また、各インバータは、制御電圧Vc1,Vc2によ
り遅延時間Ｔが温度や電源電圧の変動の影響を受けない
ように制御されているので、安定かつ正確に遅延が行な
われる。
以上説明したように、この発明によれば、アナログ信号
をパルスFM変調→CMOSゲートによる遅延→パルスFM復調
を通過させることにより遅延することができる。これに
よれば、BBDやCCDのようにクロックによるサンプリング
をしないので、高い分解能でしたがって低歪率で遅延を
行なうことができる。また、CMOSゲートの印加電圧によ
り遅延時間を連続的に可変することができる。
をパルスFM変調→CMOSゲートによる遅延→パルスFM復調
を通過させることにより遅延することができる。これに
よれば、BBDやCCDのようにクロックによるサンプリング
をしないので、高い分解能でしたがって低歪率で遅延を
行なうことができる。また、CMOSゲートの印加電圧によ
り遅延時間を連続的に可変することができる。
しかも、FM変調回路、可変遅延回路、FM復調回路の各CM
OSゲートと同一基板上のCMOSゲートを用いて温度検出を
行ない、これら各回路のCMOSゲートの電源電圧を制御す
るようにしたので、温度補償を高精度に行なうことがで
きる。
OSゲートと同一基板上のCMOSゲートを用いて温度検出を
行ない、これら各回路のCMOSゲートの電源電圧を制御す
るようにしたので、温度補償を高精度に行なうことがで
きる。
第１図は、この発明の一実施例を示す回路図である。 第２図は、CMOSゲート回路を示す回路図である。 第３図は、第２図のCMOSゲート回路における電源電圧−
遅延時間特性を示す特性図である。 第４図は、第２図のCMOSインバータ10を複数段縦列接続
して長い遅延時間を得る状態を示す回路図である。 第５図は、第２図のCMOSインバータ10を80段縦列接続し
た場合の電源電圧−遅延時間特性を示す特性図である。 第６図は、CMOSインバータを用いた遅延回路の一例を示
す回路図である。 第７図は、第６図のCMOSインバータのICパターンの一例
である。 第８図乃至第10図は、CMOSインバータを用いた遅延回路
の他の例をそれぞれ示す回路図である。 第11図は、第１図の回路の動作波形図である。 10,34,36,38,40,54,56,58,70,72,…,80,86,88,90,92…
…CMOSインバータ、12……CMOSインバータを構成するｐ
チャネルMOS−FET、14……CMOSインバータを構成するｎ
チャネルMOS−FET、16,18,24,26……制御用MOS−FET、3
0……遅延時間一定化電圧生成回路（遅延時間安定化回
路）、49……アナログ入力端子、50……FM変調回路、68
……遅延回路（可変遅延回路）、84……FM復調回路、98
……アナログ出力端子。
遅延時間特性を示す特性図である。 第４図は、第２図のCMOSインバータ10を複数段縦列接続
して長い遅延時間を得る状態を示す回路図である。 第５図は、第２図のCMOSインバータ10を80段縦列接続し
た場合の電源電圧−遅延時間特性を示す特性図である。 第６図は、CMOSインバータを用いた遅延回路の一例を示
す回路図である。 第７図は、第６図のCMOSインバータのICパターンの一例
である。 第８図乃至第10図は、CMOSインバータを用いた遅延回路
の他の例をそれぞれ示す回路図である。 第11図は、第１図の回路の動作波形図である。 10,34,36,38,40,54,56,58,70,72,…,80,86,88,90,92…
…CMOSインバータ、12……CMOSインバータを構成するｐ
チャネルMOS−FET、14……CMOSインバータを構成するｎ
チャネルMOS−FET、16,18,24,26……制御用MOS−FET、3
0……遅延時間一定化電圧生成回路（遅延時間安定化回
路）、49……アナログ入力端子、50……FM変調回路、68
……遅延回路（可変遅延回路）、84……FM復調回路、98
……アナログ出力端子。
Claims (1)
- 【請求項１】CMOSゲートを縦続接続しその出力を入力側
に帰還して構成される発振回路を有し、入力アナログ信
号に応じて当該CMOSゲートの印加電圧を制御することに
より、当該入力アナログ信号をパルスFM変調するFM変調
回路と、 CMOSゲート回路を縦続接続した回路を有し、前記FM変調
回路から出力されるパルスFM変調信号を入力し、外部か
ら入力される遅延時間制御信号によって当該CMOSゲート
の印加電圧を制御することにより、当該パルスFM変調信
号を遅延時間を可変に遅延する可変遅延回路と、 この可変遅延回路から出力されるパルスFM変調信号が入
力されるCMOSゲートの縦続接続回路からなる遅延回路
と、この遅延回路の出力信号およびこの遅延回路の入力
信号を入力とし、これらの排他的論理和を出力する排他
的オア回路と、この排他的オア回路の出力信号を平滑す
るローパスフィルタを有すFM復調回路と、 前記FM変調回路、前記可変遅延回路、前記FM復調回路の
各CMOSゲートと同一基板上にCMOSゲートを縦続接続しそ
の出力を入力側に帰還して構成される発振回路の発振周
波数を基準周波数と比較した結果に応じて当該FM変調回
路、当該可変遅延回路、当該FM復調回路の各CMOSゲート
の電源電圧を制御する遅延時間安定化回路と を具えたことを特徴とするアナログ遅延回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270431A JPH0732342B2 (ja) | 1984-12-21 | 1984-12-21 | アナログ遅延回路 |
| EP85109546A EP0171022A3 (en) | 1984-07-31 | 1985-07-30 | Signal delay device |
| EP90108904A EP0390226A1 (en) | 1984-07-31 | 1985-07-30 | Jitter absorption circuit |
| EP90108905A EP0395118A1 (en) | 1984-07-31 | 1985-07-30 | Analog signal delay circuit |
| US07/289,479 US5012141A (en) | 1984-07-31 | 1988-12-21 | Signal delay device using CMOS supply voltage control |
| US07/448,056 US5039893A (en) | 1984-07-31 | 1989-12-08 | Signal delay device |
| US07/448,160 US4956720A (en) | 1984-07-31 | 1989-12-08 | Jitter control circuit having signal delay device using CMOS supply voltage control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270431A JPH0732342B2 (ja) | 1984-12-21 | 1984-12-21 | アナログ遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61147614A JPS61147614A (ja) | 1986-07-05 |
| JPH0732342B2 true JPH0732342B2 (ja) | 1995-04-10 |
Family
ID=17486179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270431A Expired - Lifetime JPH0732342B2 (ja) | 1984-07-31 | 1984-12-21 | アナログ遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732342B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457640U (ja) * | 1990-09-25 | 1992-05-18 | ||
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081759A (ja) * | 1973-11-22 | 1975-07-02 | ||
| JPS5317230A (en) * | 1976-07-31 | 1978-02-17 | Toshiba Corp | Delay circuit |
| JPS5519527A (en) * | 1978-07-27 | 1980-02-12 | Ozawa Juichiro | Method and device of driving thermal printing head |
| GB2029652B (en) * | 1978-08-23 | 1983-01-12 | North American Specialities | Solder bearing terminal clip |
-
1984
- 1984-12-21 JP JP59270431A patent/JPH0732342B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61147614A (ja) | 1986-07-05 |
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