JPH0732354B2 - フリツプフロツプ - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 この発明は、差動アンプの構成を基本構成とする論理回
路を組合わせてなるフリップフロップに関する。

B.発明の概要 この発明は、トランジスタが飽和動作しない論理回路を
使用したフリップフロップにおいて、 ２個の差動対を上下方向に接続し、上側の差動対のトラ
ンジスタに供給される２個の入力の間に1/2VL（但し、V
Lは、ハイレベルとローレベルとの間の論理振幅）のレ
ベル差を設け、同様に、下側の差動対のトランジスタに
供給される２個の入力の間に1/2VL（但し、VLは、ハイ
レベルとローレベルとの間の論理振幅）のレベル差を設
け、第２のトランジスタのコレクタと第４のトランジス
タのコレクタとを共通接続し、上側の差動対の一方のト
ランジスタのコレクタから下側の差動対の一方のトラン
ジスタのベースに対する帰還路、又は上側の差動対の一
方のトランジスタのコレクタからその他方のトランジス
タのベースに対する帰還路を設けることにより、基準電
圧を必要としないフリップフロップを構成するようにし
たものである。

C.従来の技術 例えば米国特許第3259761号明細書に示すように、トラ
ンジスタのエミッタを共通に接続した差動アンプを基本
構成とする論理回路が知られている。この論理回路は、
ECL（Emitter Coupled Logic）と称される。

第31図は、かかる従来の論理回路を示すもので、31、3
3、41は、互いのエミッタが共通接続され、エミッタ共
通接続点が定電流源35に接続されたトランジスタを示
す。トランジスタ31のベースに入力端子32が接続され、
トランジスタ33のベースに入力端子34が接続され、トラ
ンジスタ41のベースに基準電圧Vr1の入力端子42が接続
されている。

トランジスタ31及び33のコレクタ同士が接続され、共通
接続点が電源端子47に抵抗36を介して接続されると共
に、出力端子37として導出される。トランジスタ41のコ
レクタが電源端子47に抵抗45を介して接続されると共
に、出力端子46として導出される。

入力端子32及び34に供給される入力をＡ及びＢとし、出
力端子37及び46に夫々得られる出力を及びＸとする
と、上述の論理回路は、第32図に示すように、ORゲート
及びNORゲートの機能を有するものである。

従来のECL回路では、第33図に示すように、入力Ａ及び
Ｂのローレベル（以下の説明でＬと表す）及びハイレベ
ル（以下の説明でＨと表す）間の論理振幅VLの中央のレ
ベルと基準電圧Vrlとが一致する関係とされている。例
えばＡ及びＢのうちの一方の入力がＨであると、トラン
ジスタ31及び33の一方を電流が流れ、Ｘ＝Ｈ、＝Ｌと
なる。

このECL回路のNORゲートを２個用い、第34図に示すよう
に、一方のNORゲートの一方の入力端子にセット入力Ｓ
を供給し、他方のNORゲートの一方の入力端子にリセッ
ト入力Ｒを供給し、夫々のNORゲートの出力を相手方のN
ORゲートの他方の入力端子に供給することにより、RSフ
リップフロップを構成することができる。

第35図は、従来のRSフリップフロップの接続を示すもの
で、トランジスタ31,33,41,定電流源35,抵抗36により、
一方のECL回路が構成され、トランジスタ51,53,61,定電
流源55,抵抗56により、他方のECL回路が構成される。47
及び57は、電源端子である。

トランジスタ31及び33のコレクタ接続点が電源端子47に
抵抗36を介して接続されると共に、エミッタフォロワ形
のトランジスタ48を介して出力の出力端子50とされ
る。トランジスタ48のエミッタが抵抗49を介して電源端
子57に接続されると共に、トランジスタ51のベースに接
続される。

トランジスタ51及び53のコレクタ接続点が電源端子47に
抵抗56を介して接続されると共に、エミッタフォロワ形
のトランジスタ68を介して出力Ｑの出力端子70とされ
る。トランジスタ68のエミッタが抵抗69を介して電源端
子57に接続されると共に、トランジスタ31のベースに接
続される。

トランジスタ33のベースにセット入力Ｓが供給され、ト
ランジスタ53のベースにリセット入力Ｒが供給される。
例えばリセット状態で、出力ＱがＬ、がＨの時にセッ
ト入力ＳがＨに立ち上がると、トランジスタ33を介して
電流が流れ、トランジスタ51のベースに供給されるレベ
ルがＬとなる。このため、トランジスタ61を介して電流
が流れ、トランジスタ51、53のコレクタのレベルが高く
なる。従って、出力ＱがＨに立ち上がり、セット入力Ｓ
がその後Ｌになっても、セット状態が保持される。

D.発明が解決しようとする問題点 上述のECL回路を用いたRSフリップフロップは、トラン
ジスタを飽和動作させないので、高速の動作が可能であ
る。しかし、従来のECL回路は、基準電圧と入力信号と
を比較するため、基準電圧発生回路を必要とする。高速
動作の論理回路では、各論理回路に流す電流が大きいの
で、スイッチング時の過渡電流を吸収するために、回路
規模に応じた個数の基準電圧発生回路が必要になる。

従って、従来の論理回路は、素子数が多くなる欠点があ
った。また、基準電圧を各論理回路に供給するための配
線パターンが必要で、基板上で配線パターンの占める割
合が多くなり、チップサイズが大きくなる欠点があっ
た。

従って、この発明の目的は、基準電圧を必要としない論
理回路によりフリップフロップを構成し、トランジス
タ、抵抗等の素子数の大幅な減少を図ることができ、消
費電力の低減及び遅延時間の短縮を実現できるフリップ
フロップを提供することにある。

この発明によれば、従来のECL論理回路を用いたフリッ
プフロップと同程度の動作速度を実現する時には、差動
アンプの定電流源の値を小とできるので、素子数の低減
と相乗して消費電力を極めて少なくすることができる。

また、この発明は、基準電圧を各ゲート回路に供給する
必要がないので、基準電圧供給用の配線パターンが不要
となり、IC回路のチップサイズを小型化できる。

E.問題点を解決するための手段 この発明の第１の発明は、互いのエミッタが共通に接続
され、少なくとも一方のトランジスタのコレクタから出
力が取り出される第１のトランジスタ１及び第２のトラ
ンジスタ２と、 第１のトランジスタ１及び第２のトランジスタ２のエミ
ッタ共通接続点とコレクタが接続された第３のトランジ
スタ３と、 第２のトランジスタ２とコレクタが共通接続された第４
のトランジスタ４と、 第３のトランジスタ３及び第４のトランジスタ４のエミ
ッタ共通接続点と基準電位点間に挿入された定電流源５
と、 第１のトランジスタ１及び第２のトランジスタ２の一方
のコレクタから、第１〜第４のトランジスタが非飽和領
域で動作するのに必要な電圧を生じさせるレベルシフト
手段を介して第３のトランジスタ３又は第４のトランジ
スタ４の一方のベースに至る帰還路と、 を備え、 第１のトランジスタ１のベース及び第２のトランジスタ
２のベースの夫々に供給される入力がハイレベル及びロ
ーレベル間の振幅VLが互いに等しく、且つ互いに振幅VL
の1/2のレベル差を有し、 第３のトランジスタ３のベース及び第４のトランジスタ
４のベースの夫々に供給される入力がハイレベル及びロ
ーレベル間の振幅VLが互いに等しく、且つ互いに振幅VL
の1/2のレベル差を有することを特徴とするフリップフ
ロップである。

この発明の第２の発明は、上述の第１の発明とは、帰還
路の接続が異なるものである。つまり、第１のトランジ
スタ１及び第２のトランジスタ２の一方のコレクタか
ら、第１及び第２のトランジスタが非飽和領域で動作す
るのに必要な電圧を生じさせるレベルシフト手段を介し
て第１のトランジスタ１又は第２のトランジスタ２の他
方のベースに至る帰還路を備えるものである。

F.作用 この発明の第１の発明では、トリガー入力により、上側
の差動対のトランジスタの状態が反転すると、第１のト
ランジスタ１のコレクタ又は第２のトランジスタ２のコ
レクタから下側の差動対のトランジスタのベースに至る
帰還路により、下側の差動対の状態が反転し、トリガー
入力が無くなっても、状態が保持され、この状態の反転
は、下側の差動対の状態を反転させることによりなされ
る。

この発明の第２の発明では、トリガー入力により、上側
の差動対のトランジスタの状態が反転すると、上側の差
動対の一方のトランジスタのコレクタからその他方のト
ランジスタのベースに至る帰還路により、トリガー入力
が無くなっても、状態が保持され、この状態の反転は、
下側の差動対の状態を反転させることでなされる。

G.実施例 以下、この発明の一実施例について、図面を参照して説
明する。この一実施例の説明は、 G1. 第１の例の構成 G2. 入力及び出力のレベル関係 G3. 第１の基本接続 G4. 第１の例の論理接続 G5. 第１の例の動作 G6. この発明の第２の例 G7. この発明の第３の例 G8. この発明の第４の例 G9. フリップフロップを構成できる第２の基本接続及
び第３の基本接続 G10.禁止入力付のRSフリップフロップ G11.マスタースレーブ形JIフリップフロップ の順序でなされる。

G1.第１の例の構成 第１図において、１及び２は、上側の差動対を構成する
一対のトランジスタを示す。また、３及び４は、下側の
差動対を構成する一対のトランジスタを示す。トランジ
スタ１及び２のエミッタ共通接続点がトランジスタ３の
コレクタに接続される。トランジスタ３及び４のエミッ
タ共通接続点が定電流源５を介して電源端子７に接続さ
れる。トランジスタ２のコレクタ及びトランジスタ４の
コレクタが共通接続されている。このコレクタ共通接続
点が抵抗９を介して電源端子６に接続される。抵抗８及
び抵抗９の大きさは、互いに等しい大きさとされてい
る。電源端子６の電圧が電源端子７の電圧より高いもの
とされている。

トランジスタ１のコレクタが抵抗８を介して電源端子６
に接続されると共に、トランジスタ10のベースに接続さ
れる。トランジスタ10のコレクタが電源端子６に接続さ
れ、トランジスタ10のエミッタがダイオード接続のトラ
ンジスタ16と抵抗17と定電流源18とを介して電源端子７
に接続される。トランジスタ10のエミッタが出力Ｑの出
力端子15として導出されている。また、抵抗17及び定電
流源18の接続点がトランジスタ４のベースと接続されて
いる。

トランジスタ１のベース及びトランジスタ２のベースの
夫々から入力端子11及び12が導出されている。同様に、
トランジスタ３のベースから入力端子13が導出されてい
る。

G2.入力及び出力のレベル関係 トランジスタ１のベースに供給される入力信号をＡと
し、トランジスタ２のベースに供給される入力をＢ＊と
し、トランジスタ３のベースに供給される入力をａと
し、トランジスタ４のベースに供給される入力をｂ＊と
表わす。

電源電圧をVccとし、論理振幅をVLとし、トランジスタ
のベース及びエミッタ間電圧をＶBEとすると、トランジ
スタ１のベースに供給される入力ＡのハイレベルHu及び
ローレベルLuの夫々は、次式のものとなる。

Hu＝Vcc−ＶBE Lu＝Vcc−ＶBE−VL 一方、トランジスタ２のベースに供給される入力Ｂ＊
は、次式で示すハイレベル▲Ｈ^* _u▼及びローレベル▲Ｌ
^* _u▼を有する。

▲Ｈ^* _u▼＝Hu−1/2VL ▲Ｌ^* _u▼＝Lu−1/2VL 下側の差動対のトランジスタ４のベースには、トランジ
スタ１のコレクタ出力がトランジスタ10,トランジスタ1
6及び抵抗17を介してなる入力ｂ＊が供給される。上側
の差動対のトランジスタが動作するのに必要な電圧Vsと
すると、トランジスタ16がこの電圧Vs（＝ＶBE）を発生
する。また、抵抗17は、定電流源18による電流I₂によ
り、1/2VLの電圧降下を発生する。従って、トランジス
タ４のベースに加わる入力信号ｂ＊は、抵抗17の値をＲ
とすると、次式で示すものとなる。

▲Ｈ^* _d▼＝Vcc−ＶBE−Vs−I₂・Ｒ ＝Hu−Vs−1/2VL ▲Ｌ^* _d▼＝Vcc−ＶBE−Vs−I₂・Ｒ−VL ＝Lu−Vs−1/2VL 一方、トランジスタ３のベースに加わる入力ａは、上述
のハイレベル▲Ｈ^* _d▼及びローレベル▲Ｌ^* _d▼の夫々よ
り、1/2VLのレベル高いレベルを有している。即ち、 Hd＝▲Ｈ^* _d▼＋1/2VL＝Hu−Vs Ld＝▲Ｌ^* _d▼＋1/2VL＝Lu−Vs 更に、出力Ｑは、ハイレベルHu及びローレベルLuを有す
るものである。

以上のこの一実施例の入力レベル及び出力レベルの関係
は、第２図に示すものとなる。即ち、上側の差動対に
は、共に論理振幅がVLで、ハイレベルHu及び▲Ｈ^* _u▼間
（ローレベルLu及び▲Ｌ^* _u▼間）で、1/2VLのレベル差
を有する入力Ａ及びＢ＊が供給される。下側の差動対に
は、共に論理振幅がVLで、ハイレベルHd及び▲Ｈ^* _d▼間
（ローレベルLd及び▲Ｌ^* _d▼間）で、1/2VLのレベル差
を有する入力ａ及びｂ＊が供給される。

G3.第１の基本接続 第１図に示す第１の例は、第３図に示す論理回路を基本
接続として構成されている。第１図におけるトランジス
タ１のコレクタからトランジスタ４のベースに至る帰還
路及び定電流源18を除き、トランジスタ４のベースから
入力端子14を導出すると、第３図の構成が得られる。

この第３図の基本接続は、第４図に示す論理接続で表す
ことができる。上側の差動対及び下側の差動対の夫々と
対応するNORゲート21,22と両者の出力が供給されるOR及
びNORゲート23の構成を有している。出力は、トラン
ジスタ１のコレクタ出力であり、出力Ｘは、トランジス
タ２のコレクタ出力である。

G4.第１の例の論理接続 第１図に示すこの発明の第１の例は、トランジスタ１の
コレクタをトランジスタ４のベースに帰還する構成であ
る。従って、この発明の第１の例は、第４図における出
力をNORゲート22のｂ＊が供給される端子に供給する
構成即ち、第５図に示す論理接続を有するものとなる。

この第５図に示す論理接続は、第６図に示す論理接続に
書き替えることができる。２個のNORゲート22及び23の
夫々の出力を相手側の入力に帰還する構成は、RSフリッ
プフロップの構成に他ならない。ORゲート21を介してOR
ゲート23に供給される信号がセット入力となり、NORゲ
ート22に供給される入力ａがリセット入力となる。

G5.第１の例の動作 この発明の第１の例の動作を第７図を参照して説明す
る。トランジスタ１のベースに入力端子11から供給され
る入力Ａが常にローレベルとされている。従って、トラ
ンジスタ１のコレクタ出力がハイレベルとなり、セット
入力が発生するのは、入力Ｂ＊がハイレベルとなる時で
ある。

第７図に示すように、入力Ｂ＊がハイレベルとなると、
トランジスタ１のコレクタ出力がハイレベル（Vcc）
となる。従って、出力Ｑがハイレベル（Hu）となる。

これと共に、トランジスタ４のベース入力ｂ＊が上昇す
る。トランジスタ３のベース入力ａ（Ld）よりベース入
力ｂ＊が高くなると、抵抗９及びトランジスタ４を定電
流I₁が流れ、セット入力Ｂ＊がローレベル▲Ｌ^* _u▼に立
ち下がった後も、出力Ｑがハイレベルのセット状態がホ
ールドされる。

次に、第７図に示すように、セット入力Ｂ＊がローレベ
ル▲Ｌ^* _u▼に立ち下がり、トランジスタ３のベース入力
ａ（リセット入力）がハイレベルHdに立ち上がると、ト
ランジスタ１及びトランジスタ３を通じて定電流I₁が流
れ、フリップフロップの出力ＱがローレベルLuとなる。
これと共に、トランジスタ４への入力信号ｂ＊が▲Ｌ^* _d
▼に立ち下がり、従って、この状態は、セット入力がロ
ーレベルLdに立ち下がってもホールドされる。

G6.この発明の第２の例 第８図は、この発明の第２の例を示す。第１の例と同様
に、トランジスタ１及びトランジスタ２により、上側の
差動対が構成され、トランジスタ３及びトランジスタ４
により、下側の差動対が構成される。これらのトランジ
スタ1,2,3,4の夫々のベースには、上述の第１の例と同
様の入力A,B＊,a,b＊が供給される。

トランジスタ２のコレクタがトランジスタ10のベース・
エミッタ間とダイオード接続のトランジスタ16を介して
トランジスタ３のベースに接続される。

抵抗8,9の夫々に定電流I₁により生じる電圧降下がVLと
され、（Vs＝ＶBE）とされている。トランジスタ10のエ
ミッタが出力の出力端子15として取り出されている。

この第８図に示す接続は、第９図に示すように、NORゲ
ート23の出力ＸをNORゲート22のａの入力として供給す
る論理接続となる。従って、この第９図の構成は、第10
図に示す論理接続に変換される。

第10図の構成で、NORゲート21の出力がセット入力とな
り、入力ｂ＊がリセット入力となる。NORゲート22の出
力がＱで、NORゲート23の出力がである。

上述のこの発明の第２の例の動作について、第11図を参
照して説明する。トランジスタ１のベースに入力端子11
から供給される入力Ａが常にローレベルとされている。
従って、トランジスタ１のコレクタ出力がハイレベルと
なり、セット入力が発生するのは、入力Ｂ＊がハイレベ
ルとなる時である。

第11図に示すように、入力Ｂ＊がハイレベルとなると、
トランジスタ２のコレクタ出力Ｘがローレベル（Vcc−V
L）となる。従って、出力がローレベル（Lu）とな
る。

これと共に、トランジスタ３のベース入力ａが下降す
る。トランジスタ４のベース入力ｂ＊（▲Ｈ^* _d▼）より
ベース入力ａが低くなると、抵抗９及びトランジスタ４
を定電流I₁が流れ、セット入力Ｂ＊がローレベル▲Ｌ^* _u
▼に立ち下がった後も、出力がローレベルのセット状
態がホールドされる。

次に、第11図に示すように、セット入力Ｂ＊がローレベ
ル▲Ｌ^* _u▼に立ち下がり、トランジスタ４のベース入力
ｂ＊（リセット入力）がローレベル▲Ｌ^* _d▼に立ち下が
ると、トランジスタ１及びトランジスタ３を通じて定電
流I₁が流れ、フリップフロップの出力がハイレベルHu
となる。これと共に、トランジスタ３への入力信号ａが
Hdに立ち上がり、従って、このリセット状態は、リセッ
ト入力がハイレベル▲Ｈ^* _d▼に立ち上がってもホールド
される。

G7.この発明の第３の例 第12図は、この発明の第３の例を示す。トランジスタ１
及びトランジスタ２により、上側の差動対が構成され、
トランジスタ３及びトランジスタ４により、下側の差動
対が構成される。これらのトランジスタ1,2,3,4の夫々
のベースには、上述の第１の例と同様の入力A,B＊,a,b
＊の夫々が供給される。

トランジスタ１のコレクタがトランジスタ10のベース・
エミッタ間と抵抗17を介してトランジスタ２のベースに
接続される。

抵抗8,9の夫々に定電流I₁により生じる電圧降下がVLと
され、抵抗17に定電流I₂により生じる電圧降下とが1/2V
Lとされ、（Vs＝ＶBE）とされている。トランジスタ10
のエミッタが出力の出力端子15として取り出されてい
る。

この第12図に示す接続は、第13図に示すように、NORゲ
ート23の出力をレベルシフトして、NORゲート21のＢ
＊の入力として供給する論理接続となる。従って、この
第13図の構成は、第14図に示す論理接続に変換される。

第14図の構成で、入力Ａがセット入力となり、NORゲー
ト22の出力がリセットとなる。NORゲート23の出力がＱ
で、NORゲート21の出力がである。

上述のこの発明の第３の例の動作について、第15図を参
照して説明する。トランジスタ２のベースに供給される
入力Ｂ＊がハイレベルの時に、入力Ａ（セット入力）が
ハイレベルHuとされると、トランジスタ１及びトランジ
スタ３を通じて定電流I₁が流れ、トランジスタ１のコレ
クタ出力がローレベルとなる。

従って、出力がローレベルLuとなると共に、トランジ
スタ10及び抵抗17を介してトランジスタ２のベースに供
給される入力Ｂ＊がローレベル▲Ｌ^* _u▼に下がる。トラ
ンジスタ３のベースに供給される入力ａは、ハイレベル
Hdとされ、トランジスタ４のベースに供給される入力ｂ
＊は、ハイレベル▲Ｈ^* _d▼とされている。従って、入力
Ａが立ち上がると、トランジスタ１及びトランジスタ３
を通じて定電流I₁が流れる。入力Ｂ＊がローレベル▲Ｌ
^* _u▼に下がることにより、入力Ａが立ち下がっても、出
力がローレベルLuのセット状態がホールドされる。

次に、第15図に示すように、リセット入力ａがローレベ
ルLdに立ち下がると、入力ｂ＊が常にハイレベル▲Ｈ^* _d
▼とされているので、トランジスタ４及び抵抗９を介し
て定電流I₁が流れる。従って、フリップフロップの出力
がハイレベルHuとなる。これと共に、トランジスタ２
への入力信号Ｂ＊が▲Ｈ^* _u▼に立ち上がり、従って、こ
のリセット状態は、リセット入力がハイレベルHdに立ち
上がってもホールドされる。

G8.この発明の第４の例 第16図は、この発明の第４の例を示す。トランジスタ１
及びトランジスタ２により、上側の差動対が構成され、
トランジスタ３及びトランジスタ４により、下側の差動
対が構成される。これらのトランジスタ1,2,3,4の夫々
のベースには、上述の第１の例と同様の入力A,B＊,a,b
＊の夫々が供給される。

トランジスタ２のコレクタがトランジスタ10のベース・
エミッタ間を介してトランジスタ１のベースに接続され
る。抵抗8,9の夫々に定電流I₁により生じる電圧降下がV
Lとされている。トランジスタ10のエミッタが出力Ｑの
出力端子15として取り出されている。

この第16図に示す接続は、第17図に示すように、NORゲ
ート23の出力ＸをNORゲート21のＡの入力として供給す
る論理接続となる。従って、この第17図の構成は、第18
図に示す論理接続に変換される。

第18図の構成で、入力Ｂ＊がセット入力となり、NORゲ
ート22の出力がリセット入力となる。NORゲート21の出
力がで、NORゲート23の出力がＱである。

上述のこの発明の第４の例の動作について、第19図を参
照して説明する。トランジスタ１のベースに供給される
入力ＡがローレベルLuの時に、入力Ｂ＊（セット入力）
がローレベル▲Ｌ^* _u▼とされると、トランジスタ１及び
トランジスタ３を通じて定電流I₁が流れ、トランジスタ
１のコレクタ出力がローレベルとなり、トランジスタ
２のコレクタ出力Ｘがハイレベルとなる。

従って、出力ＱがハイレベルHuとなると共に、トランジ
スタ10を介してトランジスタ１のベースに供給される入
力ＡがハイレベルHuに立ち上がる。トランジスタ３のベ
ースに供給される入力ａは、ローレベルLdとされ、トラ
ンジスタ４のベースに供給される入力ｂ＊は、ローレベ
ル▲Ｌ^* _d▼とされている。従って、入力Ａがハイレベル
となると、トランジスタ１及びトランジスタ３を通じて
定電流I₁が流れる。入力ＡがハイレベルHuに上がること
により、入力Ｂ＊が立ち上がっても、出力Ｑがハイレベ
ルHuのセット状態がホールドされる。

次に、第19図に示すように、リセット入力ｂ＊がハイレ
ベル▲Ｈ^* _d▼に立ち上がると、入力ａが常にローレベル
Ldとされているので、トランジスタ４及び抵抗９を介し
て定電流I₁が流れる。従って、フリップフロップの出力
ＱがローレベルLuとなる。これと共に、トランジスタ１
への入力信号ＡがLuに立ち下がり、従って、このリセッ
ト状態は、リセット入力がローレベルLdに立ち下がって
もホールドされる。

G9.フリップフロップを構成できる第２の基本接続及び
第３の基本接続 以上のRSフリップフロップは、第３図に示す論理回路の
第１の基本接続から構成されたものである。しかし、こ
の発明は、以下に説明する論理回路の第２の又は第３の
基本接続からも構成することができる。

第20図は、第２の基本接続を示す。第３図と第20図とを
比較すれば理解できるように、第20図の論理回路は、下
側の差動対のトランジスタ３及びトランジスタ４の入力
を逆の関係としたものである。即ち、トランジスタ３の
ベースに入力ｂ＊を加え、トランジスタ４のベースに入
力ａを加える構成である。

第21図は、第３の基本接続を示す。第３図と第21図とを
比較すれは理解できるように、第21図の論理回路は、上
側の差動対のトランジスタ１及びトランジスタ２の入力
を逆の関係としたものである。即ち、トランジスタ１の
ベースに入力Ｂ＊を加え、トランジスタ２のベースに入
力Ａを加える構成である。

G10.禁止入力付のRSフリップフロップ 第22図は、この発明により構成された禁止入力付のRSフ
リップフロップの一例を示す。前述の第16図に示すフリ
ップフロップの第４の例のセット入力及びリセット入力
を制御入力INHにより選択的に供給するようにしたもの
である。

トランジスタ1,2,3,4,10と定電流源5,18と抵抗8,9とに
よりRSフリップフロップが構成される。トランジスタ２
のベースに端子12からセット入力（Ｂ＊）が供給され、
トランジスタ４のベースに端子14からリセット入力（ｂ
＊）が供給される。トランジスタ１のコレクタから出力
が取り出され、トランジスタ２のコレクタから出力Ｘ
が取り出される。

トランジスタ２とエミッタ及びコレクタが共通に接続さ
れたトランジスタ19が設けられる。電源端子６及び７の
間にトランジスタ25のコレクタ・エミッタ通路、抵抗2
6、抵抗27及び定電流源28の直列接続が挿入される。ト
ランジスタ25のベースと接続された端子29に制御入力IN
Hが供給される。抵抗26及び抵抗27の接続点がトランジ
スタ19のベースと接続される。抵抗27と定電流源28の接
続点がトランジスタ３のベースと接続される。

制御入力INHは、ハイレベルＨ及びローレベルＬを有
し、トランジスタ25のエミッタでは、Hu及びLuを有す
る。抵抗26の電圧降下は、1/2VLとされ、抵抗27の電圧
降下は、（Vs−1/2VL）とされている。

トランジスタ19のベースに供給される入力をＣ＊とする
と、第22図に示す接続は、第23図に示す論理接続を有す
る。第23図において、NORゲート21,22,23の接続は、第1
7図と同様である。トランジスタ２とコレクタ及びエミ
ッタが共通接続されたトランジスタ19により、Ｂ＊及び
制御入力INHがレベルシフトされてなるＣ＊が入力され
るNORゲート24が構成され、NORゲート24の出力が入力Ａ
と共にNORゲート21に供給される。

この第23図に示す論理接続は、第24図に示す論理接続の
ように表すことができる。ここで、入力Ｃ＊は、制御入
力INHがレベルシフトされたものである。従って、第24
図に示すように、入力Ｂ＊（セット入力）と入力ｂ＊
（リセット入力）とが制御入力INHに応じてオン／オフ
される禁止入力付のフリップフロップが構成される。

第26図は、上述の禁止入力付のフリップフロップの動作
を示す各部の波形である。制御入力INHがローレベルの
時即ち入力Ｃ＊がローレベル▲Ｌ^* _u▼の時では、この波
形図は、前出の第19図の波形図と同様である。制御入力
INHがハイレベルＨになると、トランジスタ19及びトラ
ンジスタ３を通じて電流I₁が流れる状態に固定され、セ
ット及びリセット入力が禁止される。

G11.マスタースレーブ形JKフリップフロップ この発明により、構成されたマスタースレーブ形JKフリ
ップフロップについて、説明する。第27図は、JKフリッ
プフロップの論理接続を示す。NORゲート71及び72によ
り、マスター段のフリップフロップが構成され、マスタ
ー段に対してNORゲート73及び74からなるゲート回路が
設けられている。マスター段の出力Q₁,_１がNORゲート
77及び78からなるゲート回路を介してNORゲート75及び7
6からなるスレーブ段のフリップフロップに供給され
る。スレーブ段のフリップフロップから出力Q₂及び_２
が取り出される。

NORゲート73には、A,B及びＣ＊（反転したもの）の入力
が供給される。入力Ａは、出力Q₂であり、入力Ｂは、
入力であり、入力Ｃ＊は、クロック▲▼＊である。
NORゲート74には、ａ＊,b＊,c＊の入力が供給される。
入力ａ＊は、クロックCKであり、入力ｂ＊は、入力で
あり、入力ｃ＊は、出力_２である。

NORゲート77には、Ｄ＊及びＥ＊の入力が供給され、NOR
ゲート78には、ｄ及びｅ＊（反転したもの）の入力が供
給される。入力Ｄ＊は、クロック▲▼＊であり、入
力ｅ＊は、クロックCK＊であり、入力ｄは、マスター段
の出力Q₁であり、入力Ｅ＊は、マスター段の出力_１を
レベルシフトしたものである。

マスター段及びスレーブ段の入力側に付加されたゲート
回路により、クロックCKがローレベル（クロック▲
▼がハイレベル）の時に、マスター段に入力又は入
力が可能とされ、クロック▲▼がローレベル（クロ
ックCKがハイレベル）の時に、マスター段スレーブ段の
出力の入力が可能とされている。

（＝Ｌ）（＝Ｈ）で、クロック▲▼がハイレベ
ルに立ち上がると、マスター段のフリップフロップがセ
ットされ、（Q₁＝Ｈ）（_１＝Ｌ）となる。次に、クロ
ック▲▼がローレベルに立ち下がると、スレーブ段
のフリップフロップがセットされ、（Q₂＝Ｈ）（_２＝
Ｌ）となる。従って、リセット状態からセット状態へ変
化する。

（＝Ｌ）（＝Ｈ）で、クロック▲▼がハイレベ
ルに立ち上がると、マスター段のフリップフロップがリ
セットされ、（Q₁＝Ｈ）（_１＝Ｌ）となる。次に、ク
ロック▲▼がローレベルに立ち下がると、スレーブ
段のフリップフロップがリセットされ、（Q₂＝Ｈ）（
_２＝Ｌ）となる。従って、セット状態からリセット状態
へ変化する。

上述のマスタースレーブ形JKフリップフロップの具体的
接続が第28図に示されている。

マスター段のフリップフロップ及びその入力側のゲート
回路は、トランジスタ81,82,83,86,87,88,89,93,97によ
り構成されている。コレクタ及びエミッタが共通接続さ
れたトランジスタ81,82とトランジスタ83により、上側
の差動対が構成される。トランジスタ82のベースから導
出された端子84に入力（入力Ｂ）が供給される。コレ
クタ及びエミッタが共通接続されたトランジスタ86,87,
88とトランジスタ89により、下側の差動対が構成され
る。トランジスタ87のベースから導出された端子85に
入力が供給される。下側の差動対に対して定電流源90が
接続され、上側の差動対と電源端子６間に抵抗91,92が
接続されている。

トランジスタ81,82,83の夫々のベースに入力A,B,C＊が
供給される。トランジスタ86,87,88の夫々のベースに入
力ａ＊,b＊,c＊が供給され、トランジスタ89のベースに
入力ｆが供給される。入力ｂ＊は、入力であり、入力
ａ＊は、クロックCK＊である。クロックCK＊が入力端子
100から供給され、クロック▲▼＊が入力端子101か
ら供給される。

トランジスタ83のコレクタ及びトランジスタ88のコレク
タが接続される。トランジスタ93は、そのエミッタにマ
スター段の出力を発生させる。トランジスタ93のエミ
ッタ及び電源端子７間に抵抗94,95及び定電流源96の直
列接続が挿入される。抵抗94の電圧降下が1/2VLとさ
れ、抵抗95の電圧降下が（Vs−1/2VL）とされている。
トランジスタ89のベースに供給される入力ｆは、_１を
Vsのレベルシフトしたものである。

スレーブ段のフリップフロップ及びその入力側のゲート
回路は、トランジスタ102,103,104,105,106,110,112に
より構成されている。コレクタ及びエミッタが共通接続
されたトランジスタ102,103とトランジスタ104により、
上側の差動対が構成される。トランジスタ102,103とコ
レクタが共通接続されたトランジスタ106とトランジス
タ105により、下側の差動対が構成される。下側の差動
対に対して定電流源107が接続され、上側の差動対と電
源端子６間に抵抗108,109が接続されている。

トランジスタ102のベース入力Ｅ＊は、マスター段の出
力_１を1/2VLレベルシフトしたもので、トランジスタ1
03のベース入力Ｄ＊は、クロック▲▼＊であり、ト
ランジスタ104のベース入力Ｆは、スレーブ段の出力Q₂
である。トランジスタ105のベース入力ｄは、マスター
段の出力Q₁をVsのレベルシフトしたものである。トラン
ジスタ106のベース入力ｅ＊は、クロックCK＊である。

定電流源111が接続されたトランジスタ110のエミッタに
出力Q₂が発生し、トランジスタ112のエミッタに出力
_２が発生する。出力Q₂がマスター段のトランジスタ81の
ベースに供給され、出力_２が抵抗113及び定電流源114
により、（Vs＋1/2VL）レベルシフトされて、マスター
段のトランジスタ88のベースに供給される。

上述のJKフリップフロップの各部の波形を第29図及び第
30図に示す。第29図は、セット動作時のもので、第30図
は、リセット動作時のものである。

リセット状態では、第29図に示すように、出力_１及び
_２がハイレベルで、出力Q₁及びQ₂がローレベルとなっ
ている。マスター段のフリップフロップの入力は、第29
図の左側に示すレベル関係を有している。抵抗92,トラ
ンジスタ82,トランジスタ89を通じて電流が流れてい
る。

入力及びがハイレベルの状態から入力をローレベ
ルとし、クロック▲▼＊が立ち上がると、抵抗91及
びトランジスタ83を介して電流が流れ、出力_１がロー
レベルに立ち下がる。これにより、トランジスタ89の入
力ｆが立ち下がる。トランジスタ87のベース入力ｂ＊
（）は、ハイレベルのために、トランジスタ87を介し
て電流が流れる状態となる。この状態は、Ｃ＊（クロッ
ク▲▼＊）がハイレベルとなり、入力がハイレベ
ルとなってもホールドされる。

次に、スレーブ段の動作を第29図を参照して説明する。
クロック▲▼＊（トランジスタ102のベース入力Ｄ
＊）が立ち下がると、トランジスタ103を電流が流れな
くなり、出力Q₂がハイレベルとなる。従って、トランジ
スタ104のベース入力Ｆが立ち上がり、抵抗109,トラン
ジスタ104及びトランジスタ105を通じて電流が流れる。
このセット状態は、クロック▲▼＊がローレベルと
なった後も変わらない。

リセット動作について、第30図を参照して説明する。セ
ット状態では、第30図に示すように、出力Q₁及びQ₂がハ
イレベルで、出力_１及び_２がローレベルとなってい
る。マスター段のフリップフロップの入力は、第30図の
左側に示すレベル関係を有している。抵抗91,トランジ
スタ,86,87を通じて電流が流れている。

入力及びがハイレベルの状態から入力をローレベ
ルとし、クロックCK＊が立ち下がると、抵抗92,トラン
ジスタ81,82及びトランジスタ89を介して電流が流れ、
出力Q₁がローレベルに立ち下がり、出力_１がハイレベ
ルに立ち上がる。これにより、トランジスタ89のベース
入力ｆが立ち上がる。従って、トランジスタ89を介して
電流が流れる状態となる。この状態は、Ｃ＊（クロック
▲▼＊）がハイレベルとなり、入力がハイレベル
となってもホールドされる。

次に、スレーブ段の動作を第30図を参照して説明する。
クロック▲▼＊（トランジスタ102のベース入力Ｄ
＊）が立ち下がり、クロックCK＊（トランジスタ106の
ベース入力ｅ＊）が立ち上がると、抵抗108及びトラン
ジスタ106を介して電流が流れ、出力Q₂がローレベルと
なる。従って、トランジスタ104のベース入力Ｆが下が
り、出力_２がハイレベルとなる。このリセット状態
は、クロック▲▼＊がローレベルとなった後も変わ
らない。

上述のマスタースレーブ形のJKフリップフロップは、余
分なゲートを必要とせず、素子数が少なく、高速の動作
が可能な利点を有している。

H.発明の効果 この発明に依れば、ECL回路と同様に、トランジスタが
飽和動作しないフリップフロップを構成することができ
る。この発明は、従来のECL回路と異なり、基準電圧を
必要としない。従って、基準電圧発生回路を設ける必要
が無く、素子数が少なく、基準電圧を供給するための配
線が不要となり、IC回路のチップサイズを小型化でき
る。また、従来のECL回路と同様の動作速度を実現する
時には、差動対の定電流源の値を小さくできるので、消
費電力の低減を図ることができる。

【図面の簡単な説明】

第１図はこの発明の第１の例の接続図、第２図はこの発
明における入力のレベル関係を示す略線図、第３図はこ
の発明の第１の基本接続の接続図、第４図はこの発明の
第１の基本接続の論理回路図、第５図及び第６図はこの
発明の第１の例の論理接続を示す論理回路図、第７図は
この発明の第１の例の動作説明のための各部波形図、第
８図はこの発明の第２の例の接続図、第９図及び第10図
はこの発明の第２の例の論理回路図、第11図はこの発明
の第２の例の動作説明のための各部波形図、第12図はこ
の発明の第３の例の接続図、第13図及び第14図はこの発
明の第３の例の論理回路図、第15図はこの発明の第３の
例の動作説明のための各部波形図、第16図はこの発明の
第４の例の接続図、第17図及び第18図はこの発明の第４
の例の論理回路図、第19図はこの発明の第４の例の動作
説明のための各部波形図、第20図及び第21図の夫々はこ
の発明の第２の基本接続及び第３の基本接続の夫々を示
す接続図、第22図はこの発明が適用された禁止入力付フ
リップフロップの接続図、第23図，第24図及び第25図は
禁止入力付のフリップフロップの説明のための論理回路
図、第26図は禁止入力付のフリップフロップの動作説明
のための各部波形図、第27図はこの発明が適用されたマ
スタースレーブ形のJKフリップフロップの論理回路図、
第28図はこのJKフリップフロップの接続図、第29図及び
第30図はマスタースレーブ形JKフリップフロップのセッ
ト動作及びそのリセット動作の説明のための各部波形
図、第31図は従来のECL回路の接続図、第32図は従来のE
CL回路の論理回路図、第33図は従来のECL回路の入力の
レベル関係を示す略線図、第34図は従来のフリップフロ
ップの論理回路図、第35図は従来のフリップフロップの
接続図である。 図面における主要な符号の説明 1:第１のトランジスタ、2:第２のトランジスタ、3:第３
のトランジスタ、4:第４のトランジスタ、5,18:定電流
源、6,7:電源端子である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】互いのエミッタが共通に接続され、少なく
   とも一方のトランジスタのコレクタから出力が取り出さ
   れる第１のトランジスタ（１）及び第２のトランジスタ
   （２）と、 上記第１のトランジスタ（１）及び上記第２のトランジ
   スタ（２）のエミッタ共通接続点とコレクタが接続され
   た第３のトランジスタ（３）と、 上記第２のトランジスタ（２）とコレクタが共通接続さ
   れた第４のトランジスタ（４）と、 上記第３のトランジスタ（３）及び上記第４のトランジ
   スタ（４）のエミッタ共通接続点と基準電位点間に挿入
   された定電流源（５）と、 上記第１のトランジスタ（１）及び上記第２のトランジ
   スタ（２）の一方のコレクタからレベルシフト手段（1
   6）を介して上記第３のトランジスタ（３）及び上記第
   ４のトランジスタ（４）の一方のベースに至る帰還路
   と、 を備え、 上記第１のトランジスタ（１）のベース及び上記第２の
   トランジスタ（２）のベースの夫々に供給される入力
   （Ａ）及び（Ｂ＊）は、そのハイレベル及びローレベル
   間の振幅（VL）が互いに等しく、且つ互いに上記振幅
   （VL）の1/2のレベル差（1/2VL）を有し、 上記第３のトランジスタ（３）のベース及び上記第４の
   トランジスタ（４）のベースに夫々供給される入力
   （ａ）及び（ｂ＊）は、そのハイレベル及びローレベル
   間の振幅（VL）が互いに等しく、且つ互いに上記振幅
   （VL）の1/2のレベル差（1/2VL）を有し、 上記第１及び第２のトランジスタのベースに夫々供給さ
   れる入力（Ａ）及び（Ｂ＊）は、上記第３及び第４のト
   ランジスタのベースに夫々供給される入力（ａ）及び
   （ｂ＊）に対して、上記第１及び第２のトランジスタが
   非飽和領域で動作するのに必要な電圧差を有することを
   特徴とするフリップフロップ。
2. 【請求項２】互いのエミッタが共通に接続され、少なく
   とも一方のトランジスタのコレクタから出力が取り出さ
   れる第１のトランジスタ（１）及び第２のトランジスタ
   （２）と、 上記第１のトランジスタ（１）及び上記第２のトランジ
   スタ（２）のエミッタ共通接続点とコレクタが接続され
   た第３のトランジスタ（３）と、 上記第２のトランジスタ（２）とコレクタが共通接続さ
   れた第４のトランジスタ（４）と、 上記第３のトランジスタ（３）及び上記第４のトランジ
   スタ（４）のエミッタ共通接続点と基準電位点間に挿入
   された定電流源（５）と、 上記第１のトランジスタ（１）及び上記第２のトランジ
   スタ（２）の一方のコレクタからレベルシフト手段（1
   0）を介して上記第１のトランジスタ（１）及び上記第
   ２のトランジスタ（２）の他方のベースに至る帰還路
   と、 を備え、 上記第１のトランジスタ（１）のベース及び上記第２の
   トランジスタ（２）のベースの夫々に供給される入力
   （Ａ）及び（Ｂ＊）は、そのハイレベル及びローレベル
   間の振幅（VL）が互いに等しく、且つ互いに上記振幅
   （VL）の1/2のレベル差（1/2VL）を有し、 上記第３のトランジスタ（３）のベース及び上記第４の
   トランジスタ（４）のベースに夫々供給される入力
   （ａ）及び（ｂ＊）は、そのハイレベル及びローレベル
   間の振幅（VL）が互いに等しく、且つ互いに上記振幅
   （VL）の1/2のレベル差（1/2VL）を有し、 上記第１及び第２のトランジスタのベースに夫々供給さ
   れる入力（Ａ）及び（Ｂ＊）は、上記第３及び第４のト
   ランジスタのベースに夫々供給される入力（ａ）及び
   （ｂ＊）に対して、上記第１及び第２のトランジスタが
   非飽和領域で動作するのに必要な電圧差を有することを
   特徴とするフリップフロップ。