JPH0734451B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0734451B2 JPH0734451B2 JP61208145A JP20814586A JPH0734451B2 JP H0734451 B2 JPH0734451 B2 JP H0734451B2 JP 61208145 A JP61208145 A JP 61208145A JP 20814586 A JP20814586 A JP 20814586A JP H0734451 B2 JPH0734451 B2 JP H0734451B2
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000000034 method Methods 0.000 title claims description 7
- 238000004519 manufacturing process Methods 0.000 title description 10
- 239000010410 layer Substances 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 21
- 239000011229 interlayer Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にMIS形ダイ
ナミックRAMのメモリーセルの製造に適用する半導体装
置の製造方法に関する。
ナミックRAMのメモリーセルの製造に適用する半導体装
置の製造方法に関する。
従来、ダイナミックRAM（以下DRAMと記す）のセル構造
は、熱酸化膜を誘電体材料としてシリコン基板と多結晶
シリコンで平面的にキャパシタを作るプレーナ形セル、
シリコン基板に溝を掘り、溝の側壁および底面に不純物
をドープし、埋め込みポリシリコンと溝の側壁との間で
キャパシタを作る溝形セル、あるいは、ドレインへ直接
多結晶シリコンを成長させ、熱酸化を行ったあと第二層
の多結晶シリコン層を形成し、多結晶シリコン間でキャ
パシタを作るスタックトキャパシタ形セルがある。
は、熱酸化膜を誘電体材料としてシリコン基板と多結晶
シリコンで平面的にキャパシタを作るプレーナ形セル、
シリコン基板に溝を掘り、溝の側壁および底面に不純物
をドープし、埋め込みポリシリコンと溝の側壁との間で
キャパシタを作る溝形セル、あるいは、ドレインへ直接
多結晶シリコンを成長させ、熱酸化を行ったあと第二層
の多結晶シリコン層を形成し、多結晶シリコン間でキャ
パシタを作るスタックトキャパシタ形セルがある。
スタックトキャパシタ形セルについて、第２図を用いて
従来の製造方法を説明する。
従来の製造方法を説明する。
Ｐ型シリコン基板１の表面に、フィールド酸化膜２とゲ
ート酸化膜３とを形成し、ゲート電極としてポリサイド
ゲート電極４を配列させ、Ｎ型不純物（たとえばAs）を
ポリサイドゲート電極４に自己整合させ、高ドーズイオ
ン注入にてソース拡散層５、ドレイン拡散層６を形成す
る。次に層間絶縁膜７を形成し、ドレインコンタクト領
域を開孔した後、不純物（たとえばＰ）をドープした多
結晶シリコン８の層を成長する（第２図（ａ））。さら
に、キャパシタの電極領域をドライエッチングにて形成
し、キャパシタの誘電体材料として、多結晶シリコン８
を酸化することにより熱酸化膜10を形成する（第２図
（ｂ））。さらに、キャパシタの上部電極として不純物
（たとえばＰ）をドープした多結晶シリコン層11を形成
し、層間絶縁膜12を形成し、ソース拡散層５にコンタク
トをとりビット線13を形成する（第２図（ｃ））。
ート酸化膜３とを形成し、ゲート電極としてポリサイド
ゲート電極４を配列させ、Ｎ型不純物（たとえばAs）を
ポリサイドゲート電極４に自己整合させ、高ドーズイオ
ン注入にてソース拡散層５、ドレイン拡散層６を形成す
る。次に層間絶縁膜７を形成し、ドレインコンタクト領
域を開孔した後、不純物（たとえばＰ）をドープした多
結晶シリコン８の層を成長する（第２図（ａ））。さら
に、キャパシタの電極領域をドライエッチングにて形成
し、キャパシタの誘電体材料として、多結晶シリコン８
を酸化することにより熱酸化膜10を形成する（第２図
（ｂ））。さらに、キャパシタの上部電極として不純物
（たとえばＰ）をドープした多結晶シリコン層11を形成
し、層間絶縁膜12を形成し、ソース拡散層５にコンタク
トをとりビット線13を形成する（第２図（ｃ））。
上述した従来の半導体装置の製造方法を適用したDRAMの
セル構造では、キャパシタの下部電極である多結晶シリ
コン８が薄いため多結晶シリコン８の側壁の容量が少な
く、キャパシタとしての総面積を増やし容量を増加する
ためには、多結晶シリコン８の面積を広くとる必要があ
り、微細化が困難であるという欠点がある。
セル構造では、キャパシタの下部電極である多結晶シリ
コン８が薄いため多結晶シリコン８の側壁の容量が少な
く、キャパシタとしての総面積を増やし容量を増加する
ためには、多結晶シリコン８の面積を広くとる必要があ
り、微細化が困難であるという欠点がある。
本発明の半導体装置の製造方法は、第１の導電形の半導
体基板上に第２の導電形の不純物を導入しソースおよび
ドレインを形成する工程と、これらソースおよびドレイ
ンを形成した前記第１の導電形の半導体基板上に層間絶
縁膜を形成する工程と、この層間絶縁膜にドレインコン
タクト領域用の開口部を形成する工程と、この開口部お
よび前記層間絶縁膜の上に減圧化学気相成長法により前
記開口部の深さの３倍以上の厚さに第１の多結晶半導体
の層を成長させてこの第１の多結晶半導体の層の表面を
平坦に形成する工程と、異方性エッチングにより前記ド
レインの領域上の前記第１の多結晶半導体に前記ドレイ
ンに達しないような溝を形成し、かつ、不要な前記第１
の多結晶半導体を除去する工程と、残された前記第１の
多結晶半導体の表面を薄く酸化して酸化膜を形成する工
程と、この酸化膜上に第２の多結晶半導体層を形成して
容量素子を形成する工程とを有している。
体基板上に第２の導電形の不純物を導入しソースおよび
ドレインを形成する工程と、これらソースおよびドレイ
ンを形成した前記第１の導電形の半導体基板上に層間絶
縁膜を形成する工程と、この層間絶縁膜にドレインコン
タクト領域用の開口部を形成する工程と、この開口部お
よび前記層間絶縁膜の上に減圧化学気相成長法により前
記開口部の深さの３倍以上の厚さに第１の多結晶半導体
の層を成長させてこの第１の多結晶半導体の層の表面を
平坦に形成する工程と、異方性エッチングにより前記ド
レインの領域上の前記第１の多結晶半導体に前記ドレイ
ンに達しないような溝を形成し、かつ、不要な前記第１
の多結晶半導体を除去する工程と、残された前記第１の
多結晶半導体の表面を薄く酸化して酸化膜を形成する工
程と、この酸化膜上に第２の多結晶半導体層を形成して
容量素子を形成する工程とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を適用したDRAMのセル構造の
縦断面図を工程順に示した図面である。
縦断面図を工程順に示した図面である。
層間絶縁膜７のドレインコンタクト領域を開孔する（第
１図（ａ））。ドレイン開孔部の深さは約8000Åであ
り、多結晶シリコン８の層を３μｍの厚さに、LPCVDに
より成長すると、多結晶シリコン８の表面は平坦になる
（第１図（ｂ））。さらに、レジストを塗布し、キャパ
シタの下部電極領域のドレイン開孔部の内側と不要領域
とのレジストをフォトリングラフィにより除去する（第
１図（ｃ））。この後、異方性ドライエッチングにより
多結晶シリコン８のキャパシタ下部電極以外の不要部分
を除去し、またドレイン開孔部の内側の多結晶シリコン
８の層を残すようにエッチングする。ドレイン開孔領域
の多結晶シリコン８の層の膜厚が大であるため、１度の
ドライエッチングにより形成できる。さらに、キャパシ
タの誘電体材料として、多結晶シリコン８の表面を酸化
し、熱酸化膜10を形成する（第１図（ｄ））。さらに、
キャパシタの上部電極として多結晶シリコン層11・層間
絶縁膜12を形成し、ソース拡散層５にコンタクトをとり
ビット線13を形成する（第１図（ｅ））。
１図（ａ））。ドレイン開孔部の深さは約8000Åであ
り、多結晶シリコン８の層を３μｍの厚さに、LPCVDに
より成長すると、多結晶シリコン８の表面は平坦になる
（第１図（ｂ））。さらに、レジストを塗布し、キャパ
シタの下部電極領域のドレイン開孔部の内側と不要領域
とのレジストをフォトリングラフィにより除去する（第
１図（ｃ））。この後、異方性ドライエッチングにより
多結晶シリコン８のキャパシタ下部電極以外の不要部分
を除去し、またドレイン開孔部の内側の多結晶シリコン
８の層を残すようにエッチングする。ドレイン開孔領域
の多結晶シリコン８の層の膜厚が大であるため、１度の
ドライエッチングにより形成できる。さらに、キャパシ
タの誘電体材料として、多結晶シリコン８の表面を酸化
し、熱酸化膜10を形成する（第１図（ｄ））。さらに、
キャパシタの上部電極として多結晶シリコン層11・層間
絶縁膜12を形成し、ソース拡散層５にコンタクトをとり
ビット線13を形成する（第１図（ｅ））。
第１図（ｅ）において、多結晶シリコン８の大きさを５
μｍ角、ドレイン開孔領域内部の溝の大きさを１μｍ
角、多結晶シリコン８の厚さを３μｍとし、誘電体とす
る熱酸化膜10の厚さを200Åとすると、コンデンサの容
量値は、172fFとなる。従来のDRAMの容量形成方法で
は、下部電極の大きさを５μｍ角とし、熱酸化膜の厚さ
を200Åとすると89fFであり、本発明を適用したキャパ
シタの容量値は、従来のものに比べ93％増となる。この
ためセル面積を小さくでき微細化が容易となる。
μｍ角、ドレイン開孔領域内部の溝の大きさを１μｍ
角、多結晶シリコン８の厚さを３μｍとし、誘電体とす
る熱酸化膜10の厚さを200Åとすると、コンデンサの容
量値は、172fFとなる。従来のDRAMの容量形成方法で
は、下部電極の大きさを５μｍ角とし、熱酸化膜の厚さ
を200Åとすると89fFであり、本発明を適用したキャパ
シタの容量値は、従来のものに比べ93％増となる。この
ためセル面積を小さくでき微細化が容易となる。
なお、キャパシタの誘電体としては、酸化膜と誘電率の
高い窒化膜の二層構造により容量値を大きくすることが
できる。
高い窒化膜の二層構造により容量値を大きくすることが
できる。
さらに、１つの溝だけでなく、微細加工技術の限界範囲
内で複数個の溝をキャパシタの下部電極内に形成するこ
とにより、容量をさらに大きくすることができる。
内で複数個の溝をキャパシタの下部電極内に形成するこ
とにより、容量をさらに大きくすることができる。
以上説明したように本発明は、キャパシタの下部電極で
ある多結晶シリコンをドレイン開孔領域の段差に比べ厚
く成長することにより平坦にし、さらに異方性ドライエ
ッチングによりドレイン開孔領域の内部にドレインに達
しない溝を深く堀り、下部電極の側壁面積を増加できる
ので、DRAMのセル面積を小さくできる効果があり、ま
た、本発明はスタックトキャパシタ構造であるので、パ
ッケージ材料などから出るα線によってセル情報を破壊
するソフトエラーに対し、ドレインの面積が小さいため
有利であるという効果もある。
ある多結晶シリコンをドレイン開孔領域の段差に比べ厚
く成長することにより平坦にし、さらに異方性ドライエ
ッチングによりドレイン開孔領域の内部にドレインに達
しない溝を深く堀り、下部電極の側壁面積を増加できる
ので、DRAMのセル面積を小さくできる効果があり、ま
た、本発明はスタックトキャパシタ構造であるので、パ
ッケージ材料などから出るα線によってセル情報を破壊
するソフトエラーに対し、ドレインの面積が小さいため
有利であるという効果もある。
第１図（ａ）〜（ｅ）は、本発明の一実施例を適用した
DRAMセル構造の製造工程を示す縦断面図、第２図（ａ）
〜（ｃ）は、従来の半導体装置の製造方法によるDRAMセ
ル構造の製造工程を示す縦断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ポリサイドゲート電極、５…
…ソース拡散層、６……ドレイン拡散層、７……層間絶
縁膜、８……多結晶シリコン、９……フォトレジスト、
10……熱酸化膜、11……多結晶シコン層、12……層間絶
縁膜、13……ビット線。
DRAMセル構造の製造工程を示す縦断面図、第２図（ａ）
〜（ｃ）は、従来の半導体装置の製造方法によるDRAMセ
ル構造の製造工程を示す縦断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ポリサイドゲート電極、５…
…ソース拡散層、６……ドレイン拡散層、７……層間絶
縁膜、８……多結晶シリコン、９……フォトレジスト、
10……熱酸化膜、11……多結晶シコン層、12……層間絶
縁膜、13……ビット線。
Claims (1)
- 【請求項１】第１の導電形の半導体基板上に第２の導電
形の不純物を導入しソースおよびドレインを形成する工
程と、これらソースおよびドレインを形成した前記第１
の導電形の半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜にドレインコンタクト領域用の開口
部を形成する工程と、この開口部および前記層間絶縁膜
の上に減圧化学気相成長法により前記開口部の深さの３
倍以上の厚さに第１の多結晶半導体の層を成長させてこ
の第１の多結晶半導体の層の表面を平坦に形成する工程
と、異方性エッチングにより前記ドレインの領域上の前
記第１の多結晶半導体に前記ドレインに達しないような
溝を形成し、かつ、不要な前記第１の多結晶半導体を除
去する工程と、残された前記第１の多結晶半導体の表面
を薄く酸化して酸化膜を形成する工程と、この酸化膜上
に第２の多結晶半導体層を形成して容量素子を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208145A JPH0734451B2 (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208145A JPH0734451B2 (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6362370A JPS6362370A (ja) | 1988-03-18 |
| JPH0734451B2 true JPH0734451B2 (ja) | 1995-04-12 |
Family
ID=16551380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208145A Expired - Lifetime JPH0734451B2 (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734451B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
| JPH07109862B2 (ja) * | 1988-11-15 | 1995-11-22 | 日本電気株式会社 | 半導体記憶装置 |
| KR100276955B1 (ko) * | 1989-09-08 | 2000-12-15 | 니시무로 타이죠 | 반도체기억장치 |
| KR940007391B1 (ko) * | 1991-08-23 | 1994-08-16 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123687A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Binary memory element |
-
1986
- 1986-09-03 JP JP61208145A patent/JPH0734451B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6362370A (ja) | 1988-03-18 |
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