JPH0736565B2 - シリアルデ−タの受信装置 - Google Patents
シリアルデ−タの受信装置Info
- Publication number
- JPH0736565B2 JPH0736565B2 JP61210957A JP21095786A JPH0736565B2 JP H0736565 B2 JPH0736565 B2 JP H0736565B2 JP 61210957 A JP61210957 A JP 61210957A JP 21095786 A JP21095786 A JP 21095786A JP H0736565 B2 JPH0736565 B2 JP H0736565B2
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- 238000004891 communication Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はシリアルデータの受信装置に関し、極めて簡単
な構成でありながら高度な通信にも対応できる受信装置
を提供するものであり、特にマイクロプロセッサに好適
な装置を実現するものである。
な構成でありながら高度な通信にも対応できる受信装置
を提供するものであり、特にマイクロプロセッサに好適
な装置を実現するものである。
従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報（以下、文献１と略記する。）に示されている。
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報（以下、文献１と略記する。）に示されている。
発明が解決しようとする問題点 ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得ず、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得ず、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。
問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの受信装置は、１フレームのデータビット数に相当す
る受信クロックをカウントするカウンタと、前記データ
ビット数以上のビット幅を有するデータバスと、ブロッ
クセレクト端子がアクティブ状態にされたとき前記デー
タバスに並列データが送出され、前記カウンタの出力に
よってデコードされたビット位置のデータがシリアル入
力端子から転送されるメモリ手段を備えている。
タの受信装置は、１フレームのデータビット数に相当す
る受信クロックをカウントするカウンタと、前記データ
ビット数以上のビット幅を有するデータバスと、ブロッ
クセレクト端子がアクティブ状態にされたとき前記デー
タバスに並列データが送出され、前記カウンタの出力に
よってデコードされたビット位置のデータがシリアル入
力端子から転送されるメモリ手段を備えている。
作用 本発明では前記した構成によって、極めて簡単な構成で
シリアルデータの受信装置を実現することができる。
シリアルデータの受信装置を実現することができる。
実施例 以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるシリアルデータの受
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子10を介して受
信クロックが供給される３ビットのダウンカウタ100
と、並列データがマイクロプロセッサのデータバス200
に送出され、カウンタバス150を介して供給される前記
カウンタ100の出力によってデコードされたビット位置
のデータが、シリアル入力端子20から供給されるランダ
ムアクセスメモリ300によって主要部が構成されてい
る。また、前記カウンタ100の各ビットの出力はＤフリ
ップフロップ400のＤ端子に供給され、前記Ｄフリップ
フロップ400の出力信号がANDゲート410および割り込み
出力端子30を介してマイクロプロセッサに体する割り込
み要求信号が発生される。すなわち、Ｄフリップフロッ
プ400とANDゲート410は、カウンタの１フレーム分のカ
ウント動作が完了したときに割り込み要求信号を発生す
る割り込み信号発生回路を構成している。さらに、リセ
ット端子40,クリア端子50はマイクロプロセッサのノン
ラッチ形式の出力ポートに接続されてソフトウェアによ
るリセット信号が供給され、割り込み禁止端子60はマイ
クロプロセッサのラッチ形式の出力ポートに接続されて
ソフトウェアによる割り込みコントロールに利用され
る。なお、ランダムアクセスメモリ300に接続されるブ
ロックセレクト端子70にはランダムアクセスメモリ300
の並列出力部をアクティブ状態にするためのセレクト信
号が供給される。
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子10を介して受
信クロックが供給される３ビットのダウンカウタ100
と、並列データがマイクロプロセッサのデータバス200
に送出され、カウンタバス150を介して供給される前記
カウンタ100の出力によってデコードされたビット位置
のデータが、シリアル入力端子20から供給されるランダ
ムアクセスメモリ300によって主要部が構成されてい
る。また、前記カウンタ100の各ビットの出力はＤフリ
ップフロップ400のＤ端子に供給され、前記Ｄフリップ
フロップ400の出力信号がANDゲート410および割り込み
出力端子30を介してマイクロプロセッサに体する割り込
み要求信号が発生される。すなわち、Ｄフリップフロッ
プ400とANDゲート410は、カウンタの１フレーム分のカ
ウント動作が完了したときに割り込み要求信号を発生す
る割り込み信号発生回路を構成している。さらに、リセ
ット端子40,クリア端子50はマイクロプロセッサのノン
ラッチ形式の出力ポートに接続されてソフトウェアによ
るリセット信号が供給され、割り込み禁止端子60はマイ
クロプロセッサのラッチ形式の出力ポートに接続されて
ソフトウェアによる割り込みコントロールに利用され
る。なお、ランダムアクセスメモリ300に接続されるブ
ロックセレクト端子70にはランダムアクセスメモリ300
の並列出力部をアクティブ状態にするためのセレクト信
号が供給される。
以上のように構成された受信装置について、第１図の構
成図と第２図に示した主要部のタイミングチャートをも
とにその動作を説明する。
成図と第２図に示した主要部のタイミングチャートをも
とにその動作を説明する。
まず、第２図Ａはシリアルクロック端子10に供給される
クロック信号波形を示したものであり、第２図B,C,Dは
いずれもカウンタ100の各ビットの出力信号波形を示し
たものであり、第２図E,F,G,H,I,J,K,Lはいずれもラン
ダムアクセスメモリ300の内部に構成されたビット位置
切り換えデコーダの出力信号波形を示したものであり、
第２図Ｍはシリアル入力端子20に送出されるシリアルデ
ータの変化のもようを示したものである。
クロック信号波形を示したものであり、第２図B,C,Dは
いずれもカウンタ100の各ビットの出力信号波形を示し
たものであり、第２図E,F,G,H,I,J,K,Lはいずれもラン
ダムアクセスメモリ300の内部に構成されたビット位置
切り換えデコーダの出力信号波形を示したものであり、
第２図Ｍはシリアル入力端子20に送出されるシリアルデ
ータの変化のもようを示したものである。
第１図に示した装置によってシリアルデータの受信を行
うには、あらかじめカウンタ100とのＤフリップフロッ
プ400をリセットしておけば、シリアルクロック端子10
に受信用のクロック信号が供給されると、そのリーディ
ングエッジが到来するごとにカウンタ100のカウント値
が〔111〕，〔110〕……〔001〕，〔000〕と変化してい
き、それに伴って第２図Ｅ〜Ｌに示すように、シリアル
入力端子20からデータを取り込むランダムアクセスメモ
リ300のビット位置も切り換えられていく。カウンタ100
のカウント値が〔000〕になると、Ｄフリップフロップ4
00のＤ端子のレベルが‘1'に移行し、シリアルクロック
端子10に供給されるクロック信号のトレイリングエッジ
においてＤフリップフロップ400の出力レベルが‘1'に
移行して割り込み出力端子30に割り込み要求信号が送出
される。その結果、マイクロプロセッサは割り込み処理
ルーチンを開始し、この割り込み処理ルーチンによって
ランダムアクセスメモリ300からデータバス200に介して
並列データを読み取ればよい。
うには、あらかじめカウンタ100とのＤフリップフロッ
プ400をリセットしておけば、シリアルクロック端子10
に受信用のクロック信号が供給されると、そのリーディ
ングエッジが到来するごとにカウンタ100のカウント値
が〔111〕，〔110〕……〔001〕，〔000〕と変化してい
き、それに伴って第２図Ｅ〜Ｌに示すように、シリアル
入力端子20からデータを取り込むランダムアクセスメモ
リ300のビット位置も切り換えられていく。カウンタ100
のカウント値が〔000〕になると、Ｄフリップフロップ4
00のＤ端子のレベルが‘1'に移行し、シリアルクロック
端子10に供給されるクロック信号のトレイリングエッジ
においてＤフリップフロップ400の出力レベルが‘1'に
移行して割り込み出力端子30に割り込み要求信号が送出
される。その結果、マイクロプロセッサは割り込み処理
ルーチンを開始し、この割り込み処理ルーチンによって
ランダムアクセスメモリ300からデータバス200に介して
並列データを読み取ればよい。
このようにして、第１図に示したシリアルデータの受信
装置では従来の装置と同じようにしてシリアルデータの
受信を行うことができるが、第１図の構成からもわかる
ように、従来の装置ではシフトレジスタとシフトカウン
タの両方を必要としていたのに対して、本発明のシリア
ルデータの受信装置ではシフトレジスタを必要とぜす、
それに伴って回路構成が簡略化されるとともにランダム
ロジック回路の占める割合が少なくなり、ワンチップの
LSIを構成する際にレイアウトを行いやすく、生産工程
におけるLSIの検査にも適している。さらに、受信デー
タをシフトレジスタを介することなく、直接にシリアル
入力端子20から読み込むように構成しているので、より
高速に大量のデータを処理することもできる。すなわ
ち、ランダムアクセスメモリ300のアドレスを増加させ
て多段バッファ構成にしておき、そのアドレスの選択を
ビット数を増加させたカウンタ100の上位ビットによっ
て行うことにより、より多くの情報を一挙に扱うことが
でき、高度な通信も可能となる。
装置では従来の装置と同じようにしてシリアルデータの
受信を行うことができるが、第１図の構成からもわかる
ように、従来の装置ではシフトレジスタとシフトカウン
タの両方を必要としていたのに対して、本発明のシリア
ルデータの受信装置ではシフトレジスタを必要とぜす、
それに伴って回路構成が簡略化されるとともにランダム
ロジック回路の占める割合が少なくなり、ワンチップの
LSIを構成する際にレイアウトを行いやすく、生産工程
におけるLSIの検査にも適している。さらに、受信デー
タをシフトレジスタを介することなく、直接にシリアル
入力端子20から読み込むように構成しているので、より
高速に大量のデータを処理することもできる。すなわ
ち、ランダムアクセスメモリ300のアドレスを増加させ
て多段バッファ構成にしておき、そのアドレスの選択を
ビット数を増加させたカウンタ100の上位ビットによっ
て行うことにより、より多くの情報を一挙に扱うことが
でき、高度な通信も可能となる。
なお、第３図はランダムアクセスメモリ300の具体的な
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れ、ANDゲート303は第１図のカウンタ100のカウント値
を対応するビット位置にデコードするデコーダの一部を
構成しており、例えば、第１図のシリアルクロック端子
10のレベル（SCK）が‘0'のとき、インバータ350の出力
レベルは‘1'となり、前記ANDゲート303の出力レベルも
また‘1'であれば、３ステートインバータ304がアクテ
ィブ状態となってシリアル入力端子20のデータ（SDA）
がメモリセルに書き込まれる。また、並列データの読み
込み時には３ステートインバータ305がアクティブ状態
となる。
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れ、ANDゲート303は第１図のカウンタ100のカウント値
を対応するビット位置にデコードするデコーダの一部を
構成しており、例えば、第１図のシリアルクロック端子
10のレベル（SCK）が‘0'のとき、インバータ350の出力
レベルは‘1'となり、前記ANDゲート303の出力レベルも
また‘1'であれば、３ステートインバータ304がアクテ
ィブ状態となってシリアル入力端子20のデータ（SDA）
がメモリセルに書き込まれる。また、並列データの読み
込み時には３ステートインバータ305がアクティブ状態
となる。
発明の効果 本発明のシリアルデータの受信装置は以上の説明からも
明らかなように、１フレームのデータビット数に相当す
る受信クロックをカウントするカウンタ100と、前記デ
ータビット数以上のビット幅を有するデータバス200
と、ブロックセレクト端子70がアクティブ状態にされた
とき前記データバスに並列データが送出され、前記カウ
ンタの出力によってデコードされたビット位置のデータ
がシリアル入力端子から転送されるメモリ手段（実施例
においてはランダムアクセスメモリ300を用いているが
ラッチ形式のメモリであってもよい）を備えたことを特
徴とするもので、極めて簡単な構成でシリアルデータの
受信装置を実現することができるとともに、本発明を適
用することにより、比較的容易に高度の処理が行える通
信装置を得ることもでき、大なる効果を奏する。
明らかなように、１フレームのデータビット数に相当す
る受信クロックをカウントするカウンタ100と、前記デ
ータビット数以上のビット幅を有するデータバス200
と、ブロックセレクト端子70がアクティブ状態にされた
とき前記データバスに並列データが送出され、前記カウ
ンタの出力によってデコードされたビット位置のデータ
がシリアル入力端子から転送されるメモリ手段（実施例
においてはランダムアクセスメモリ300を用いているが
ラッチ形式のメモリであってもよい）を備えたことを特
徴とするもので、極めて簡単な構成でシリアルデータの
受信装置を実現することができるとともに、本発明を適
用することにより、比較的容易に高度の処理が行える通
信装置を得ることもでき、大なる効果を奏する。
第１図は本発明の一実施例におけるシリアルデータの受
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 20……シリアル入力端子,100……カウンタ,200……デー
タバス,300……ランダムアクセスメモリ。
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 20……シリアル入力端子,100……カウンタ,200……デー
タバス,300……ランダムアクセスメモリ。
Claims (2)
- 【請求項１】１フレームのデータビット数に相当する受
信クロックをカウントするカウンタと、前記データビッ
ト数以上のビット幅を有するデータバスと、ブロックセ
レクト端子がアクティブ状態にされたとき前記データバ
スに並列データが送出され、前記カウンタの出力によっ
てデコードされたビット位置のデータがシリアル入力端
子から転送されるメモリ手段からなるシリアルデータの
受信装置。 - 【請求項２】１フレームのデータビット数に相当する受
信クロックをカウントするカウンタと、前記データビッ
ト数以上のビット幅を有するデータバスと、ブロックセ
レクト端子がアクティブ状態にされたとき前記データバ
スに並列データが送出され、前記カウンタの出力によっ
てデコードされたビット位置のデータがシリアル入力端
子から転送されるメモリ手段と、前記カウンタの１フレ
ーム分のカウント動作が完了したときに割り込み要求信
号を発生する割り込み信号発生回路からなるシリアルデ
ータの受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210957A JPH0736565B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210957A JPH0736565B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367053A JPS6367053A (ja) | 1988-03-25 |
| JPH0736565B2 true JPH0736565B2 (ja) | 1995-04-19 |
Family
ID=16597911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210957A Expired - Lifetime JPH0736565B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736565B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169842A (en) * | 1981-04-13 | 1982-10-19 | Fuji Electric Co Ltd | Data receiver |
| JPS6030231A (ja) * | 1983-07-29 | 1985-02-15 | Toshiba Corp | デ−タバツフア装置 |
-
1986
- 1986-09-08 JP JP61210957A patent/JPH0736565B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367053A (ja) | 1988-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |