JPH0736610B2 - White clip circuit - Google Patents
White clip circuitInfo
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- JPH0736610B2 JPH0736610B2 JP59278727A JP27872784A JPH0736610B2 JP H0736610 B2 JPH0736610 B2 JP H0736610B2 JP 59278727 A JP59278727 A JP 59278727A JP 27872784 A JP27872784 A JP 27872784A JP H0736610 B2 JPH0736610 B2 JP H0736610B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、映像変調の過変調を防止するためのホワイ
トクリップ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a white clip circuit for preventing overmodulation of video modulation.
ホワイトクリップ回路は、映像変調における過変調を防
止するものである。このホワイトクリップ回路におい
て、過変調を防止することだけを狙って複合映像(ビデ
オコンポジット)信号のホワイトレベルを前段階処理部
でクリップさせると、画質が低下するおそれがあるの
で、ホワイトクリップ処理は、限られた範囲で行う必要
がある。The white clip circuit prevents overmodulation in video modulation. In this white clip circuit, if the white level of the composite video (video composite) signal is clipped by the pre-stage processing unit only for the purpose of preventing overmodulation, the image quality may be degraded. It needs to be done to a limited extent.
一般に、ホワイトクリップ回路は、第2図に示すよう
に、複合映像信号のシンクチップレベルを所定レベルに
設定するクランプ回路2の次段に差動増幅器4を設置
し、この差動増幅器4の出力側に、前記複合映像信号の
上限レベルをクリップさせるクリップ回路6を結合した
ものである。Generally, in the white clip circuit, as shown in FIG. 2, a differential amplifier 4 is installed in a stage next to the clamp circuit 2 for setting the sync tip level of the composite video signal to a predetermined level, and the output of the differential amplifier 4 A clipping circuit 6 for clipping the upper limit level of the composite video signal is connected to the side.
クランプ回路2は、トランジスタ8、コンデンサ10およ
び抵抗12、14、16、18からなり、コンデンサ10および抵
抗12の接続点と接地側ラインとの間に形成された入力端
子20、22には、複合映像信号が加えられる。正側ライン
に形成された電源端子24と接地側ラインとの間には、電
源から駆動電圧VCCが印加され、抵抗14、16と抵抗18と
の分圧点で形成されたバイアス電圧がトランジスタ8の
ベースに加えられており、トランジスタ8は入力端子2
0、22に加えられる複合映像信号中のシンクチップレベ
ル区間のみ導通状態となる。The clamp circuit 2 is composed of a transistor 8, a capacitor 10 and resistors 12, 14, 16 and 18, and the input terminals 20 and 22 formed between the connection point of the capacitor 10 and the resistor 12 and the ground side line are combined with each other. A video signal is added. A drive voltage V CC is applied from the power supply between the power supply terminal 24 formed on the positive side line and the ground side line, and the bias voltage formed at the voltage dividing point between the resistors 14 and 16 and the transistor 18 is applied to the transistor. 8 is added to the base, and the transistor 8 has an input terminal 2
Only the sync tip level section in the composite video signal added to 0 and 22 becomes conductive.
差動増幅器4は、エミッタを共通にした一対のトランジ
スタ26、28のエミッタと接地側ラインとの間に定電流源
30を設置したものであり、トランジスタ28のコレクタ側
から取り出される差動出力はトランジスタ28のベースに
全帰還されている。すなわち、差動増幅器4は全帰還差
動増幅器を構成している。The differential amplifier 4 is a constant current source between the emitters of a pair of transistors 26 and 28 having a common emitter and the ground side line.
The differential output taken out from the collector side of the transistor 28 is totally fed back to the base of the transistor 28. That is, the differential amplifier 4 constitutes an all-feedback differential amplifier.
また、クリップ回路6は、トランジスタ32、34、36、3
8、40、42、定電流源44、46、48および抵抗50、51から
なっている。トランジスタ32、34および定電流源44は差
動増幅器を構成し、トランジスタ36、38および抵抗50、
51は電流ミラー回路で構成される能動負荷を構成し、ト
ランジスタ40、42および定電流源46、48はレベルシフト
回路を構成し、複合映像信号中のホワイト信号の上限レ
ベルが規制される。The clip circuit 6 includes transistors 32, 34, 36, 3
8, 40, 42, constant current sources 44, 46, 48 and resistors 50, 51. The transistors 32, 34 and the constant current source 44 form a differential amplifier, and the transistors 36, 38 and the resistor 50,
Reference numeral 51 constitutes an active load composed of a current mirror circuit, and transistors 40 and 42 and constant current sources 46 and 48 constitute a level shift circuit. The upper limit level of the white signal in the composite video signal is regulated.
そして、トランジスタ28、32のベースと接地側ラインと
の間には、出力端子52、54が形成され、このようなホワ
イトクリップ回路によれば、第3図に示すような複合映
像信号において、シンクチップレベルVSがクランプ回
路2で一定レベルに固定され、ホワイトレベルVWが一
定のレベルにカットされて出力される。Then, output terminals 52 and 54 are formed between the bases of the transistors 28 and 32 and the ground side line. According to such a white clip circuit, in the composite video signal as shown in FIG. The chip level V S is fixed to a constant level by the clamp circuit 2, and the white level V W is cut to a constant level and output.
このホワイトクリップ回路では、入力端子20、22に複合
映像信号を加えた場合、トランジスタ8に流れる電流I
C1と、トランジスタ26のベース電流IBとの間には、I
C1=a・IB(ただしaは定数)の関係がある。ベース
電流IBとトランジスタ26のコレクタ電流IC2との間に
は、IB=(1/β)IC2の関係があり、電流IC1と定電
流源30に流れる電流I1との間には、IC2=I1/2=一定
なる関係がある。よって、電流IC1、I1には、IC1=
(a/2β)I1なる関係があり、電流IC1は電流増幅率β
に反比例する。In this white clip circuit, when a composite video signal is applied to the input terminals 20 and 22, the current I flowing in the transistor 8
Between C1 and the base current I B of the transistor 26, I
Relationship of C1 = a · I B (where a is a constant). There is a relation of I B = (1 / β) I C2 between the base current I B and the collector current I C2 of the transistor 26, and between the current I C1 and the current I 1 flowing in the constant current source 30. is, I C2 = I 1/2 = constant becomes relationship. Therefore, for the currents I C1 and I 1 , I C1 =
(A / 2β) I 1 and the current I C1 is the current amplification factor β
Inversely proportional to.
そして、トランジスタ8のベース・エミッタ間電圧VF
は、トランジスタ8のコレクタに流れる電流IC1によっ
て決定されるので、電流増幅率βが変化すると、電流I
C1が変化し、電圧VFが変化するため、電流増幅率βが
クランプ回路2のクランプ電位に影響を与えている。Then, the base-emitter voltage V F of the transistor 8
Is determined by the current I C1 flowing through the collector of the transistor 8, so that if the current amplification factor β changes, the current I
Since C1 changes and the voltage V F changes, the current amplification factor β affects the clamp potential of the clamp circuit 2.
このため、このようなホワイトクリップ回路を半導体集
積回路で多量生産した場合、トランジスタ26の電流増幅
率βの不均一によってホワイトクリップレベルが不揃い
になる欠点がある。Therefore, when such a white clip circuit is mass-produced in a semiconductor integrated circuit, there is a drawback that the white clip level becomes uneven due to the nonuniform current amplification factor β of the transistor 26.
そこで、この発明は、トランジスタの製造上の電流増幅
率βの不均一性を補償してホワイトクリップレベルの均
一化を図ったホワイトクリップ回路を提供することを目
的とする。Therefore, it is an object of the present invention to provide a white clip circuit in which the non-uniformity of the current amplification factor β in manufacturing a transistor is compensated and the white clip level is made uniform.
この発明のホワイトクリップ回路は、第1図に例示する
ように、電源電圧(VCC)を分圧する分圧回路(抵抗1
4、16、18)によってベース電圧が設定された第1のト
ランジスタ(8)にコンデンサ(10)及び抵抗(12)か
らなる直列回路を接続し、前記コンデンサと前記抵抗の
接続点に複合映像信号を受け、この複合映像信号のシン
クチップレベルを一定レベルにクランプさせ、一定レベ
ルにシンクチップレベルをクランプさせた前記複合映像
信号を前記第1のトランジスタと前記コンデンサの接続
点から取り出すクランプ回路(2)と、エミッタを共通
にした第2及び第3のトランジスタ(26、28)からなる
トランジスタ対を設置し、このトランジスタ対のエミッ
タ側に第1の定電流源(30)を接続し、かつ前記第3の
トランジスタのベースと基準電位点との間に第2の定電
流源(46)を接続し、この第2の定電流源と電源との間
にエミッタを前記第2の定電流源側にして第4のトラン
ジスタ(40)を直列に接続するとともに、この第4のト
ランジスタのベースに前記第3のトランジスタのコレク
タを接続し、前記第2のトランジスタに第5のトランジ
スタ(58)を直列に接続し、この第5のトランジスタを
通して取り出した前記第2のトランジスタのベース電流
と同等の電流を第1の電流ミラー回路(トランジスタ6
0、62)を通して前記第2のトランジスタのベースに流
し込む電流供給回路(56)を設置し、前記第3のトラン
ジスタのベースと共通に接続されている前記第4のトラ
ンジスタのエミッタ側から出力が取り出される全帰還差
動増幅器(4)と、第6及び第7のトランジスタ(32、
34)のエミッタを共通にしてなるトランジスタ対を設置
し、このトランジスタ対のエミッタ側に第3の定電流源
(44)を接続し、前記トランジスタ対に能動負荷として
第2の電流ミラー回路(トランジスタ36、38)を接続
し、前記第7のトランジスタのベースと前記電源との間
に第8のトランジスタ(42)を接続するとともに、前記
第7のトランジスタのベースと基準電位点との間に第4
の定電流源(48)を接続し、前記第6のトランジスタの
ベースと前記電源との間に前記全帰還差動増幅器の前記
第4のトランジスタを共通に接続し、かつこの第4のト
ランジスタのベースに前記第6のトランジスタのコレク
タを接続し、前記第6のトランジスタのベースに前記第
4のトランジスタのエミッタ側から前記全帰還増幅器の
出力である前記複合映像信号が加えられるとともに、前
記第8のトランジスタのベースに前記クランプ回路の前
記分圧回路からクリップ電圧が加えられ、前記複合映像
信号の上限レベルを前記クリップ電圧でクリップさせ、
前記第4のトランジスタのエミッタ側からホワイトレベ
ルが一定レベルに設定された複合映像信号出力を取り出
すようにしたクリップ回路(6)とを備えたことを特徴
とする。As illustrated in FIG. 1, the white clip circuit of the present invention divides a power supply voltage (V CC ) into a voltage dividing circuit (resistor 1
4, 16 and 18) connects a series circuit composed of a capacitor (10) and a resistor (12) to a first transistor (8) whose base voltage is set, and a composite video signal is connected to the connection point of the capacitor and the resistor. In response to this, the clamp circuit (2) which clamps the sync tip level of the composite video signal to a constant level and takes out the composite video signal whose clamp tip level is clamped to the constant level from the connection point of the first transistor and the capacitor. ) And a transistor pair consisting of a second and a third transistor (26, 28) having a common emitter, the first constant current source (30) being connected to the emitter side of this transistor pair, and A second constant current source (46) is connected between the base of the third transistor and the reference potential point, and an emitter is provided between the second constant current source and the power source. A fourth transistor (40) is connected in series on the current source side, the collector of the third transistor is connected to the base of the fourth transistor, and the fifth transistor (58) is connected to the second transistor. ) Are connected in series, and a current equivalent to the base current of the second transistor taken out through the fifth transistor is supplied to the first current mirror circuit (transistor 6).
A current supply circuit (56) for flowing into the base of the second transistor through 0, 62), and an output is taken from the emitter side of the fourth transistor commonly connected to the base of the third transistor. All feedback differential amplifier (4) and the sixth and seventh transistors (32,
A transistor pair having a common emitter of 34) is installed, a third constant current source (44) is connected to the emitter side of the transistor pair, and a second current mirror circuit (transistor) is connected to the transistor pair as an active load. 36, 38), an eighth transistor (42) is connected between the base of the seventh transistor and the power source, and a second transistor is connected between the base of the seventh transistor and the reference potential point. Four
Constant current source (48) is connected, the fourth transistor of the full-feedback differential amplifier is commonly connected between the base of the sixth transistor and the power supply, and the fourth transistor of The collector of the sixth transistor is connected to the base, the composite video signal output from the all-feedback amplifier is applied to the base of the sixth transistor from the emitter side of the fourth transistor, and the eighth A clip voltage is applied to the base of the transistor from the voltage dividing circuit of the clamp circuit, and the upper limit level of the composite video signal is clipped by the clip voltage.
And a clip circuit (6) adapted to take out a composite video signal output having a white level set to a constant level from the emitter side of the fourth transistor.
したがって、この発明は、全帰還差動増幅器のクランプ
回路側のトランジスタに、電流供給回路から電流増幅率
βの不揃いによって変化するベース電流分を供給するこ
とにより、クランプ回路側の電位変化を抑制している。Therefore, the present invention suppresses the potential change on the clamp circuit side by supplying the base current component that changes due to the unevenness of the current amplification factor β from the current supply circuit to the transistor on the clamp circuit side of the all-feedback differential amplifier. ing.
以下、この発明の実施例を図面を参照して詳細に説明す
る。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第1図はこの発明のホワイトクリップ回路の実施例を示
し、第2図に示すホワイトクリップ回路と同一部分には
同一符号を付してある。FIG. 1 shows an embodiment of the white clip circuit of the present invention, and the same parts as those of the white clip circuit shown in FIG. 2 are designated by the same reference numerals.
第1図に示すように、このホワイトクリップ回路には、
入力端子20に加えられる複合映像信号のシンクチップレ
ベルを一定レベルにクランプするクランプ回路2、この
このクランプ回路2でシンクチップレベルが一定の設定
された複合映像信号を通過させる全帰還差動増幅器4、
この全帰還差動増幅器4を通して出力される複合映像信
号の上限レベルをクリップさせるクリップ回路6が設置
されている。クランプ回路2では、電源電圧VCCを分圧
する抵抗14、16、18からなる分圧回路を通してベース電
圧が設定された第1のトランジスタ8にコンデンサ10及
び抵抗12からなる直列回路が接続され、コンデンサ10と
抵抗12の接続点に入力端子20を通して加えられる複合映
像信号を受け、この複合映像信号のシンクチップレベル
を一定レベルにクランプさせる。As shown in FIG. 1, this white clip circuit has
A clamp circuit 2 for clamping the sync tip level of the composite video signal applied to the input terminal 20 to a constant level, and an all-feedback differential amplifier 4 for passing the composite video signal having a constant sync tip level set by the clamp circuit 2. ,
A clipping circuit 6 for clipping the upper limit level of the composite video signal output through the all-feedback differential amplifier 4 is installed. In the clamp circuit 2, a series circuit including a capacitor 10 and a resistor 12 is connected to the first transistor 8 whose base voltage is set through a voltage dividing circuit including resistors 14, 16 and 18 for dividing the power supply voltage V CC , The composite video signal applied to the connection point of 10 and the resistor 12 through the input terminal 20 is received, and the sync tip level of the composite video signal is clamped to a constant level.
また、全帰還差動増幅器4には、エミッタを共通にした
第2及び第3のトランジスタ26、28からなるトランジス
タ対が設置され、このトランジスタ対のエミッタ側には
第1の定電流源30が接続されている。トランジスタ26の
コレクタと電源の正電圧側との間に第5のトランジスタ
58が直列に接続され、トランジスタ26のベース電流と同
等の電流をトランジスタ58を以て取り出し、この電流を
第1の電流ミラー回路を成すトランジスタ60、62を通し
てトランジスタ26のベースに流し込む電流供給回路56が
設置されている。In addition, the all-feedback differential amplifier 4 is provided with a transistor pair composed of second and third transistors 26 and 28 having a common emitter, and a first constant current source 30 is provided on the emitter side of this transistor pair. It is connected. A fifth transistor is provided between the collector of the transistor 26 and the positive voltage side of the power supply.
58 is connected in series, and a current supply circuit 56 is installed which takes out a current equivalent to the base current of the transistor 26 through the transistor 58 and supplies this current to the base of the transistor 26 through the transistors 60 and 62 forming the first current mirror circuit. Has been done.
また、トランジスタ28のベースと基準電位点との間には
第2の定電流源46が接続されているとともに、そのベー
スには、コレクタ側から取り出された出力信号が第4の
トランジスタ40のベース・エミッタ間を通して全帰還さ
れている。The second constant current source 46 is connected between the base of the transistor 28 and the reference potential point, and the output signal taken out from the collector side is connected to the base of the second constant current source 46.・ Fully returned through the emitters.
そして、クリップ回路6には、第6及び第7のトランジ
スタ32、34のエミッタを共通にしたトランジスタ対が設
置され、このトランジスタ対のエミッタ側には第3の定
電流源44が接続されている。また、トランジスタ対のコ
レクタ側には能動負荷としてトランジスタ36、38からな
る第2の電流ミラー回路が接続されている。さらに、ト
ランジスタ34のベースと電源の正電圧側との間には第8
のトランジスタ42のコレクタ・エミッタ間が直列に接続
されているとともに、トランジスタ34のベースと基準電
位点との間には第4の定電流源48が接続されている。ま
た、トランジスタ42のベースには、クランプ回路2の分
圧回路を成す抵抗14、16の中点から取り出された直流電
圧が加えられ、映像信号のクリップレベルが設定されて
いる。The clip circuit 6 is provided with a transistor pair in which the emitters of the sixth and seventh transistors 32 and 34 are commonly used, and the third constant current source 44 is connected to the emitter side of this transistor pair. . A second current mirror circuit composed of transistors 36 and 38 is connected to the collector side of the transistor pair as an active load. In addition, an eighth element is provided between the base of the transistor 34 and the positive voltage side of the power supply.
The collector and the emitter of the transistor 42 are connected in series, and the fourth constant current source 48 is connected between the base of the transistor 34 and the reference potential point. Further, a DC voltage taken from the middle point of the resistors 14 and 16 forming the voltage dividing circuit of the clamp circuit 2 is applied to the base of the transistor 42, and the clip level of the video signal is set.
この電流供給回路56は、トランジスタ26のコレクタ側に
トランジスタ26と同一のトランジスタ58を等価素子とし
て設置するとともに、このトランジスタ58で得られる電
流をトランジスタ26のベースに供給するトランジスタ6
0、62からなる電流ミラー回路を設置したものである。In the current supply circuit 56, a transistor 58 identical to the transistor 26 is installed as an equivalent element on the collector side of the transistor 26, and the current obtained by the transistor 58 is supplied to the base of the transistor 26.
A current mirror circuit consisting of 0 and 62 is installed.
即ち、全帰還差動増幅器4は、トランジスタ26のベース
にクランプ回路2の出力点であるトランジスタ8のエミ
ッタ側を接続して複合映像信号を受け、トランジスタ28
のベース側にそのコレクタ側から取り出された出力信号
を受けることにより、複合映像信号を通過させる全帰還
増幅器を構成しており、また、この全帰還差動増幅器4
を通して得られる前記複合映像信号は、その上限レベル
をクリップさせるクリップ回路6に加えられている。That is, the all-feedback differential amplifier 4 receives the composite video signal by connecting the emitter side of the transistor 8 which is the output point of the clamp circuit 2 to the base of the transistor 26, and receives the composite video signal.
By receiving the output signal taken out from the collector side on the base side of the total feedback amplifier, a total feedback amplifier for passing the composite video signal is constructed.
The composite video signal obtained through the above is added to a clipping circuit 6 for clipping its upper limit level.
以上の構成に基づき、その動作を説明する。The operation will be described based on the above configuration.
トランジスタ26に流れる電流IC2は、トランジスタ58に
流れるので、トランジスタ58には電流IC1を流すに必要
なベース電流IBが流れる。すなわち、トランジスタ26
と等価なトランジスタ58によって、トランジスタ26に流
れるベース電流IBが算出さる。Since the current I C2 flowing through the transistor 26 flows through the transistor 58, the base current I B necessary for flowing the current I C1 flows through the transistor 58. That is, the transistor 26
By an equivalent transistor 58, the base current I B flowing through the transistor 26 is calculated monkey.
このベース電流IBは、トランジスタ60、62で構成され
る電流ミラー回路の電流ミラー効果により、トランジス
タ62に流れ、トランジスタ26のベースに供給される。This base current I B flows to the transistor 62 and is supplied to the base of the transistor 26 due to the current mirror effect of the current mirror circuit composed of the transistors 60 and 62.
特に、トランジスタ26とトランジスタ58は、同一半導体
チップ上で等価的に形成できるので、各トランジスタ2
6、58のベース電流IBを等しくでき、トランジスタ26の
ベース電流を精度よく保証することができる。In particular, since the transistor 26 and the transistor 58 can be formed equivalently on the same semiconductor chip, each transistor 2
The base currents I B of 6 and 58 can be made equal, and the base current of the transistor 26 can be guaranteed with high accuracy.
この結果、トランジスタ8に流れる電流IC1に対するベ
ース電流IBの影響が回避され、トランジスタ26の電流
増幅率βによる影響を皆無にすることができ、クランプ
電位の不揃いを保証することができ、均一なホワイトク
リップレベルを維持することができ、映像品質を高める
ことができる。As a result, the influence of the base current I B on the current I C1 flowing through the transistor 8 can be avoided, the influence of the current amplification factor β of the transistor 26 can be eliminated, and the unevenness of the clamp potential can be assured. The white clip level can be maintained and the image quality can be improved.
その他のクランプ回路2、差動増幅器4およびクリップ
回路6の動作は、第2図に示したホワイトクリップ回路
と同様であるので、その説明を省略する。The other operations of the clamp circuit 2, the differential amplifier 4, and the clip circuit 6 are the same as those of the white clip circuit shown in FIG.
以上説明したように、この発明によれば、クランプ回路
を以て複合映像信号にシンクチップレベルを一定レベル
にクランプさせた後、この映像信号を全帰還差動増幅器
を通してクリップ回路に加えて、その上限レベルをクリ
ップさせるとともに、全帰還差動増幅器のクランプ回路
側のトランジスタにベース電流を電流供給回路を以て補
償しているので、トランジスタの電流増幅率βの不揃い
によるホワイトクリップレベルの製品間の不揃いを抑制
でき、映像再生機器に用いて画像品質の向上を図ること
ができる。As described above, according to the present invention, after the sync tip level is clamped to a constant level in the composite video signal by the clamp circuit, the video signal is added to the clipping circuit through the all-feedback differential amplifier to set its upper limit level. In addition to clipping, the base current is compensated for the transistor on the clamp circuit side of the all-feedback differential amplifier by the current supply circuit, so it is possible to suppress the non-uniformity between white clip level products due to the non-uniform current amplification factor β of the transistor. Therefore, it is possible to improve the image quality by using it in a video reproducing device.
第1図はこの発明のホワイトクリップ回路の実施例を示
す回路図、第2図は一般的なホワイトクリップ回路を示
す回路図、第3図は複合映像信号を示す説明図である。 VCC……電源電圧 2……クランプ回路、4……全帰還差動増幅器 6……クリップ回路 8……第1のトランジスタ 10……コンデンサ 12……抵抗 14、16、18……抵抗(分圧回路) 26……第2のトランジスタ 28……第3のトランジスタ 30……第1の定電流源 32……第6のトランジスタ 34……第7のトランジスタ 36、38……トランジスタ(第2の電流ミラー回路) 40……第4のトランジスタ 42……第8のトランジスタ 44……第3の定電流源 46……第2の定電流源 48……第4の定電流源 56……電流供給回路 58……第5のトランジスタ 60、62……トランジスタ(第1の電流ミラー回路)FIG. 1 is a circuit diagram showing an embodiment of a white clip circuit of the present invention, FIG. 2 is a circuit diagram showing a general white clip circuit, and FIG. 3 is an explanatory diagram showing a composite video signal. V CC ...... Power supply voltage 2 ...... Clamp circuit 4 ...... All feedback differential amplifier 6 ...... Clip circuit 8 ...... First transistor 10 ...... Capacitor 12 ...... Resistance 14, 16, 18 ...... Resistance (min 26. Second transistor 28. Third transistor 30. First constant current source 32. Sixth transistor 34. Seventh transistor 36, 38 .. Transistor (second transistor Current mirror circuit) 40 ... Fourth transistor 42 ... Eighth transistor 44 ... Third constant current source 46 ... Second constant current source 48 ... Fourth constant current source 56 ... Current supply Circuit 58 …… Fifth transistor 60, 62 …… Transistor (first current mirror circuit)
Claims (1)
ス電圧が設定された第1のトランジスタにコンデンサ及
び抵抗からなる直列回路を接続し、前記コンデンサと前
記抵抗の接続点に複合映像信号を受け、この複合映像信
号のシンクチップレベルを一定レベルにクランプさせ、
一定レベルにシンクチップレベルをクランプさせた前記
複合映像信号を前記第1のトランジスタと前記コンデン
サの接続点から取り出すクランプ回路と、 エミッタを共通にした第2及び第3のトランジスタから
なるトランジスタ対を設置し、このトランジスタ対のエ
ミッタ側に第1の定電流源を接続し、かつ前記第3のト
ランジスタのベースと基準電位点との間に第2の定電流
源を接続し、この第2の定電流源と電源との間にエミッ
タを前記第2の定電流源側にして第4のトランジスタを
直列に接続するとともに、この第4のトランジスタのベ
ースに前記第3のトランジスタのコレクタを接続し、前
記第2のトランジスタに第5のトランジスタを直列に接
続し、この第5のトランジスタを通して取り出した前記
第2のトランジスタのベース電流と同等の電流を電流ミ
ラー回路を通して前記第2のトランジスタのベースに流
し込む電流供給回路を設置し、前記第3のトランジスタ
のベースと共通に接続されている前記第4のトランジス
タのエミッタ側から出力が取り出される全帰還差動増幅
器と、 第6及び第7のトランジスタのエミッタを共通にしてな
るトランジスタ対を設置し、このトランジスタ対のエミ
ッタ側に第3の定電流源を接続し、前記トランジスタ対
に能動負荷として電流ミラー回路を接続し、前記第7の
トランジスタのベースと前記電源との間に第8のトラン
ジスタを接続するとともに、前記第7のトランジスタの
ベースと基準電位点との間に第4の定電流源を接続し、
前記第6のトランジスタのベースと前記電源との間に前
記全帰還差動増幅器の前記第4のトランジスタを共通に
接続し、かつこの第4のトランジスタのベースに前記第
6のトランジスタのコレクタを接続し、前記第6のトラ
ンジスタのベースに前記第4のトランジスタのエミッタ
側から前記全帰還増幅器の出力である前記複合映像信号
が加えられるとともに、前記第8のトランジスタのベー
スに前記クランプ回路の前記分圧回路からクリップ電圧
が加えられ、前記複合映像信号の上限レベルを前記クリ
ップ電圧でクリップさせ、前記第4のトランジスタのエ
ミッタ側からホワイトレベルが一定レベルに設定された
複合映像信号出力を取り出すようにしたクリップ回路
と、 を備えたことを特徴とするホワイトクリップ回路。1. A series circuit including a capacitor and a resistor is connected to a first transistor of which a base voltage is set by a voltage dividing circuit for dividing a power supply voltage, and a composite video signal is received at a connection point of the capacitor and the resistor. , The sync tip level of this composite video signal is clamped to a certain level,
A clamp circuit for taking out the composite video signal whose sync tip level is clamped to a fixed level from a connection point of the first transistor and the capacitor, and a transistor pair including a second and a third transistor having a common emitter are provided. The first constant current source is connected to the emitter side of this transistor pair, and the second constant current source is connected between the base of the third transistor and the reference potential point. A fourth transistor is connected in series between the current source and the power source with the second constant current source side and the collector of the third transistor is connected to the base of the fourth transistor, A fifth transistor is connected in series to the second transistor, and the base voltage of the second transistor taken out through the fifth transistor is connected. A current supply circuit for injecting a current equivalent to a current into the base of the second transistor through a current mirror circuit is installed, and output from the emitter side of the fourth transistor commonly connected to the base of the third transistor. Is installed, and a transistor pair in which the emitters of the sixth and seventh transistors are common is installed, and the third constant current source is connected to the emitter side of this transistor pair, A current mirror circuit as an active load, an eighth transistor connected between the base of the seventh transistor and the power supply, and a second connection between the base of the seventh transistor and a reference potential point. 4 constant current source is connected,
The fourth transistor of the all-feedback differential amplifier is commonly connected between the base of the sixth transistor and the power supply, and the collector of the sixth transistor is connected to the base of the fourth transistor. Then, the composite video signal output from the all-feedback amplifier is applied to the base of the sixth transistor from the emitter side of the fourth transistor, and the component of the clamp circuit is added to the base of the eighth transistor. A clipping voltage is applied from a voltage circuit, the upper limit level of the composite video signal is clipped by the clipping voltage, and a composite video signal output with a white level set to a constant level is taken out from the emitter side of the fourth transistor. The white clip circuit is characterized by including the clip circuit described above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278727A JPH0736610B2 (en) | 1984-12-28 | 1984-12-28 | White clip circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278727A JPH0736610B2 (en) | 1984-12-28 | 1984-12-28 | White clip circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61157176A JPS61157176A (en) | 1986-07-16 |
| JPH0736610B2 true JPH0736610B2 (en) | 1995-04-19 |
Family
ID=17601355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278727A Expired - Lifetime JPH0736610B2 (en) | 1984-12-28 | 1984-12-28 | White clip circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736610B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828835B2 (en) * | 1986-08-12 | 1996-03-21 | ソニー株式会社 | Video signal setup circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126210A (en) * | 1977-04-11 | 1978-11-04 | Hitachi Ltd | Direct current restorer |
| JPS5593376A (en) * | 1979-01-10 | 1980-07-15 | Hitachi Denshi Ltd | White clip circuit |
| JPS568913A (en) * | 1979-07-05 | 1981-01-29 | Matsushita Electric Ind Co Ltd | Signal clamping circuit |
| JPS5761384A (en) * | 1980-09-30 | 1982-04-13 | Toshiba Corp | Image signal processing circuit |
| JPS58159070A (en) * | 1982-03-16 | 1983-09-21 | Matsushita Electric Ind Co Ltd | clamp circuit |
| JPS5993376A (en) * | 1982-11-18 | 1984-05-29 | Matsushita Electric Ind Co Ltd | printer |
-
1984
- 1984-12-28 JP JP59278727A patent/JPH0736610B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61157176A (en) | 1986-07-16 |
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