JPH0828835B2 - Video signal setup circuit - Google Patents
Video signal setup circuitInfo
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- JPH0828835B2 JPH0828835B2 JP61189435A JP18943586A JPH0828835B2 JP H0828835 B2 JPH0828835 B2 JP H0828835B2 JP 61189435 A JP61189435 A JP 61189435A JP 18943586 A JP18943586 A JP 18943586A JP H0828835 B2 JPH0828835 B2 JP H0828835B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はビデオ信号のセットアップ回路に関する。The present invention relates to a video signal setup circuit.
この発明は、ビデオ信号のセットアップ回路におい
て、クリップレベルについて帰還をかけることにより、
DCオフセットをなくしたものである。This invention, by applying feedback about the clip level in the setup circuit of the video signal,
It is the one without the DC offset.
ビデオ信号のセットアップ回路は、ビデオカメラなど
において必要とされるが、これは例えば第３図のように
構成されている。A video signal setup circuit is required in a video camera or the like, which is configured, for example, as shown in FIG.
すなわち、同図において、トランジスタQ1のベースに
は、第２図Ａに示すようなビデオ信号Sa、すなわち、白
レベルが正方向で、水平ブランキング期間Tbには、所定
の黒レベルEb（Eb＞０）にクランプされ、かつ、水平同
期パルスのないビデオ信号Saが供給される（Tsは水平走
査期間）。That is, in the figure, the base of the transistor Q 1 has a video signal Sa as shown in FIG. 2A, that is, a white level in the positive direction, and a predetermined black level Eb (Eb (Eb) during the horizontal blanking period Tb. A video signal Sa clamped to> 0) and having no horizontal synchronizing pulse is supplied (Ts is a horizontal scanning period).
そして、トランジスタQ2は、期間Tbごとに水平ブラン
キングパルスPbによりオンとされ、信号Saは、同図Ｂに
示すように期間Tsのレベルは変化しないが、期間Tbには
接地レベルになるビデオ信号Sbとされ、この信号Sbが、
トランジスタQ3〜Q5を有するバートン回路に供給され
る。Then, the transistor Q 2 is turned on by the horizontal blanking pulse Pb every period Tb, and the signal Sa does not change the level of the period Ts as shown in FIG. 9B, but becomes the ground level in the period Tb. Signal Sb, and this signal Sb is
It is supplied to the Burton circuit having a transistor Q 3 to Q 5.
そして、このとき、帰還用のトランジスタQ5には、ト
ランジスタQ6が並列接続されるとともに、このトランジ
スタQ6に基準電圧Ep（Eb≧Ep＞０）が供給されてクリッ
プ回路（１）が構成される。At this time, a transistor Q 6 is connected in parallel to the feedback transistor Q 5 , and a reference voltage Ep (Eb ≧ Ep> 0) is supplied to the transistor Q 6 to form the clip circuit (1). To be done.
したがって、トランジスタQ5からは、同図Ｃに示すよ
うに、期間Tsのレベルは変化しないが、期間Tbには、レ
ベルEp−VBEでクリップされたビデオ信号Scが取り出さ
れる。Therefore, as shown in FIG. 7C, the level of the period Ts does not change from the transistor Q 5 , but the video signal Sc clipped at the level Ep-V BE is taken out during the period Tb.
そして、この信号Scが付加回路（２）に供給されて同
図Ｄに示すように、期間Tbに水平同期パルスPhが付加さ
れたビデオ信号Sdとされる。Then, this signal Sc is supplied to the additional circuit (2) and becomes a video signal Sd to which the horizontal synchronizing pulse Ph is added in the period Tb as shown in FIG.
したがって、信号Sdは、レベルEs Es＝Eb−Ep …（ｉ） のセットアップを有することになり、このセットアップ
レベルEsは、電圧Epにより任意に設定できる。Therefore, the signal Sd has a setup of the level Es Es = Eb−Ep (i), and this setup level Es can be arbitrarily set by the voltage Ep.
なお、ビデオ信号Sdのレベルを1Vp−ｐとすれば、 NTSC方式のとき Es50mV PAL方式のとき Es＝0v である。 Assuming that the level of the video signal Sd is 1 Vp-p, Es is 50 mV in the NTSC system and Es = 0 v in the PAL system.
ところで、このセットアップ回路が、上述のように理
想的に動作すれば、必要なセットアップレベルEsが得ら
れるように電圧Epを固定しておくことができ、すなわ
ち、無調整化ができる。By the way, if the setup circuit ideally operates as described above, the voltage Ep can be fixed so that the required setup level Es can be obtained, that is, no adjustment is required.
しかし、実際の回路においては、トランジスタQ1のベ
ース電位のばらつきなどに起因してDCオフセットがある
ので、このDCオフセットがセットアップレベルEsの一部
となってしまう。したがって、電圧Epを固定しておいて
無調整化を実現することはできない。However, in an actual circuit, since there is a DC offset due to variations in the base potential of the transistor Q 1 , this DC offset becomes a part of the setup level Es. Therefore, it is impossible to fix the voltage Ep and realize no adjustment.
この発明は、このような問題点を解決しようとするも
のである。The present invention is intended to solve such a problem.
本発明のビデオ信号のセットアップ回路は例えば図１
に示す如く第１の出力と第２の出力との差がビデオ信号
のセットアップレベルに対応した差動アンプ（３）を設
け、この差動アンプ（３）のこの第１の出力とビデオ信
号の黒ラベルEbとをレベルに比較し、このレベル比較出
力Ecによりこの第１の出力がこのビデオ信号の黒レベル
と実質的に一致するようにこの差動アンプ（３）の電源
電位を制御し、この差動アンプ（３）のこの第２の出力
を基準電位としてこのビデオ信号の黒レベル又はこのビ
デオ信号の黒レベルより黒側をクリップし、このビデオ
信号にこの第１及び第２の出力の差に対応したセットア
ップレベルEsを持たせるようにしたものである。The video signal setup circuit of the present invention is shown in FIG.
A differential amplifier (3) whose difference between the first output and the second output corresponds to the setup level of the video signal is provided, and the first output of the differential amplifier (3) and the video signal are The black label Eb is compared with the level, and the level comparison output Ec controls the power supply potential of the differential amplifier (3) so that the first output substantially matches the black level of the video signal, The second output of the differential amplifier (3) is used as a reference potential to clip the black level of the video signal or the black side of the black level of the video signal, and the first and second outputs of the video signal are clipped. The setup level Es corresponding to the difference is provided.
斯る本発明によればビデオ信号のセットアップレベル
Esの設定を無調整で行なうことができる。According to the present invention, the setup level of the video signal is
Es can be set without adjustment.
第１図において、トランジスタQ1が定電流源Qaにより
エミッタフォロワとされるとともに、そのベースにビデ
オ信号Saが供給され、そのエミッタがトランジスタQ3の
ベースに接続される。そして、このトランジスタQ3と、
トランジスタQ4、定電流源Qb及び抵抗器R1とにより差動
アンプが構成されるとともに、トランジスタQ4に帰還用
のトランジスタQ5及び定電流源Qcが接続されてバートン
回路が構成され、さらに、トランジスタQ5にトランジス
タQ6が並列接続されてクリップ回路（１）が構成され
る。In FIG. 1, the transistor Q 1 is used as an emitter follower by the constant current source Qa, the video signal Sa is supplied to its base, and its emitter is connected to the base of the transistor Q 3 . And with this transistor Q 3 ,
A differential amplifier is composed of the transistor Q 4 , the constant current source Qb and the resistor R 1, and a feedback transistor Q 5 and a constant current source Qc are connected to the transistor Q 4 to form a Barton circuit. , The transistor Q 5 and the transistor Q 6 are connected in parallel to form a clip circuit (1).
また、トランジスタQ4のコレクタと接地との間に、ト
ランジスタQ2のコレクタ・エミッタ間が接続され、その
ベースにブランキングパルスPbが供給される。さらに、
トランジスタQ5，Q6のエミッタ出力が水平同期パルスPh
の付加回路（２）に供給される。Further, the collector and emitter of the transistor Q 2 are connected between the collector of the transistor Q 4 and the ground, and the blanking pulse Pb is supplied to its base. further,
The horizontal sync pulse Ph is the emitter output of the transistors Q 5 and Q 6.
Is supplied to the additional circuit (2).
また、電源端子T1にホールド用のコンデンサC1が接続
され、このコンデンサC1にトランジスタQ7のコレクタ・
ベース間が並列接続され、そのエミッタが抵抗器R2を通
じてトランジスタQ6のベースに接続されるとともに、抵
抗器R3（＝R2）を通じてトランジスタQ8のベースに接続
される。そして、このトランジスタQ8は定電流源Qdによ
りエミッタフォロワとされる。The capacitor C 1 for holding is connected to the power supply terminal T 1, the collector-transistor Q 7 to the capacitor C 1
The bases are connected in parallel, and the emitter thereof is connected to the base of the transistor Q 6 through the resistor R 2 and the base of the transistor Q 8 through the resistor R 3 (= R 2 ). Then, the transistor Q 8 is an emitter-follower by the constant current source Qd.
さらに、トランジスタQ11，Q12，定電流源Qe,Qf及び
抵抗器R4により差動アンプ（３）が構成されるととも
に、トランジスタQ11のベースにはセットアップレベルE
sの基準用の電圧E1が供給され、トランジスタQ12のベー
スには抵抗器R5，R6によりバイアス電圧E2が供給され、
トランジスタQ11，Q12のコレクタはトランジスタQ8，Q6
のベースにそれぞれ接続される。Further, the transistors Q 11 , Q 12 , the constant current sources Qe, Qf and the resistor R 4 constitute a differential amplifier (3), and the base of the transistor Q 11 has a setup level E.
The reference voltage E 1 of s is supplied, and the bias voltage E 2 is supplied to the base of the transistor Q 12 by the resistors R 5 and R 6 .
The collectors of transistors Q 11 and Q 12 are transistors Q 8 and Q 6
Connected to each base.
また、トランジスタQ1，Q8のエミッタ電圧が電圧比較
回路（４）に供給され、この比較出力Ecがスイッチ回路
（５）を通じてコンデンサC1に供給される。なお、スイ
ッチ回路（５）は、ブランキング期間Tbに、パルスPbよ
りも幅の狭いパルスPsが制御信号として供給され、この
パルスPsの期間のみオンとされる。Further, the emitter voltages of the transistors Q 1 and Q 8 are supplied to the voltage comparison circuit (4), and this comparison output Ec is supplied to the capacitor C 1 through the switch circuit (5). The switch circuit (5) is supplied with a pulse Ps having a width narrower than the pulse Pb as a control signal during the blanking period Tb, and is turned on only during this pulse Ps.
このような構成によれば、パルスPbごとにトランジス
タQ2がオンになるので、トランジスタQ4のコレクタに
は、ビデオ信号Sbが取り出される。With such a configuration, the transistor Q 2 is turned on for each pulse Pb, so that the video signal Sb is taken out from the collector of the transistor Q 4 .
そして、トランジスタQ6のベース電圧を電圧Epとすれ
ば、トランジスタQ5，Q6のエミッタ電圧は、電圧Ep−V
BEよりも低くはならないので、そのエミッタにはビデオ
信号Scが得られ、したがって、付加回路（２）からはビ
デオ信号Sdが取り出される。If the base voltage of the transistor Q 6 is the voltage Ep, the emitter voltage of the transistors Q 5 and Q 6 is the voltage Ep−V.
Since it does not become lower than BE , the video signal Sc is obtained at its emitter, and therefore the video signal Sd is taken out from the additional circuit (2).
そして、この場合、トランジスタQ1のエミッタ出力と
トランジスタQ8のエミッタ出力とが比較回路（４）にお
いて比較され、その比較出力EcがパルスPsごとにコンデ
ンサC1に供給されるので、 E8＝Eb …（ii） となるように帰還される。Then, in this case, the emitter output of the transistor Q 1 and the emitter output of the transistor Q 8 are compared in the comparison circuit (4), and the comparison output Ec is supplied to the capacitor C 1 for each pulse Ps, so that E 8 = Returned to become Eb… (ii).
そして、このとき、E1＝E2とすれば、トランジスタQ
11，Q12のコレクタ電流I1，I2は互いに等しくなるとと
もに、これらコレクタ電流I1，I2は抵抗器R2，R3（R2＝
R3）を流れるので、 Ep＝E8 …（iii） となり、したがって、（ｉ）〜（iii）式から Es＝Eb−Ep ＝E8−E8 ＝０ …（iv） となる。すなわち、E1＝E2のときには、セットアップレ
ベルEsが０となり、ビデオ信号SdはPAL方式の信号とな
る。Then, at this time, if E 1 = E 2 , then the transistor Q
The collector currents I 1 and I 2 of 11 and Q 12 are equal to each other, and these collector currents I 1 and I 2 are resistors R 2 and R 3 (R 2 =
Flows through the R 3), Ep = E 8 ... (iii) next, thus, the (i) ~ (iii) Es from the equation = Eb-Ep = E 8 -E 8 = 0 ... (iv). That is, when E 1 = E 2 , the setup level Es becomes 0, and the video signal Sd becomes a PAL system signal.
しかし、E1＜E2とすれば、I1＜I2となるので、 E8＞Ep となり、 Es＝Eb−Ep ＞０ …（Ｖ） となる。すなわち、ビデオ信号Sdには、所定のレベルEs
のセットアップがつくことになり、例えばNTSC方式の信
号となる。なお、具体的には、 Es＝（E2−E1）（R2＋R3）／R4 …（vi） である。なお、E2＝E1のとき、（vi）式は（iv）式に一
致する。However, if E 1 <E 2 , then I 1 <I 2 , so E 8 > Ep, and Es = Eb−Ep> 0 (V). That is, the video signal Sd has a predetermined level Es.
Will be set up, for example NTSC signals. Note that specifically, Es = (E 2 -E 1 ) (R 2 + R 3) / R is 4 ... (vi). When E 2 = E 1 , the equation (vi) matches the equation (iv).
この発明によれば、回路（４），（５）及び素子C1，
Q7の負帰還ループにより、常に（ii）式が成立して（i
v）式あるいは（ｖ）式、すなわち、（vi）式が成立す
る。したがって、電圧Ebにばらつきがあっても無調整で
必要なセットアップレベルEsとすることができる。According to the invention, the circuits (4), (5) and the element C 1 ,
Due to the negative feedback loop of Q 7 , equation (ii) always holds (i
Expression (v) or expression (v), that is, expression (vi) is established. Therefore, even if the voltage Eb varies, the required setup level Es can be obtained without adjustment.
また、そのセットアップレベルEsは（vi）式で示さ
れ、ICにおいては、（vi）式の抵抗比の項を正確に、か
つ、安定に得ることができるとともに、差電圧の項にそ
の抵抗比の項が係数として乗算されているので、電圧E1
のばらつきによるセットアップレベルEsの誤差も小さく
なる。Further, the setup level Es is expressed by the equation (vi), and in the IC, the term of the resistance ratio of the equation (vi) can be obtained accurately and stably, and the resistance ratio can be obtained in the term of the differential voltage. Since the term of is multiplied as a coefficient, the voltage E 1
The error of the setup level Es due to the variation of is also small.
第１図はこの発明の一例の接続図、第２図，第３図はそ
の説明のための図である。 （４）は電圧比較回路である。FIG. 1 is a connection diagram of an example of the present invention, and FIGS. 2 and 3 are diagrams for explaining the same. (4) is a voltage comparison circuit.
Claims (1)
号のセットアップレベルに対応した差動アンプを設け、 該差動アンプの上記第１の出力とビデオ信号の黒レベル
とをレベル比較し、このレベル比較出力により上記第１
の出力が上記ビデオ信号の黒ラベルと実質的に一致する
ように上記差動アンプの電源電位を制御し、 上記差動アンプの上記第２の出力を基準電位として上記
ビデオ信号の黒レベル又は上記ビデオ信号の黒レベルよ
り黒側をクリップし、 上記ビデオ信号に上記第１及び第２の出力の差に対応し
たセットアップレベルを持たせるようにしたことを特徴
とするビデオ信号のセットアップ回路。1. A differential amplifier is provided in which the difference between the first output and the second output corresponds to the setup level of the video signal, and the difference between the first output of the differential amplifier and the black level of the video signal is set. The level comparison is performed, and the first comparison is made by the level comparison output.
Control the power supply potential of the differential amplifier so that its output substantially matches the black label of the video signal, and using the second output of the differential amplifier as a reference potential, the black level of the video signal or the black level of the video signal. A video signal setup circuit, characterized in that the black side of the black level of the video signal is clipped so that the video signal has a setup level corresponding to the difference between the first and second outputs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189435A JPH0828835B2 (en) | 1986-08-12 | 1986-08-12 | Video signal setup circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189435A JPH0828835B2 (en) | 1986-08-12 | 1986-08-12 | Video signal setup circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345977A JPS6345977A (en) | 1988-02-26 |
| JPH0828835B2 true JPH0828835B2 (en) | 1996-03-21 |
Family
ID=16241198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189435A Expired - Lifetime JPH0828835B2 (en) | 1986-08-12 | 1986-08-12 | Video signal setup circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828835B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19515508C2 (en) | 1994-04-28 | 1999-01-28 | Hitachi Ltd | Method and control device for drive control of a vehicle with an internal combustion engine and transmission |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736610B2 (en) * | 1984-12-28 | 1995-04-19 | ロ−ム株式会社 | White clip circuit |
-
1986
- 1986-08-12 JP JP61189435A patent/JPH0828835B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6345977A (en) | 1988-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |