JPH0740549B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0740549B2 JPH0740549B2 JP60113246A JP11324685A JPH0740549B2 JP H0740549 B2 JPH0740549 B2 JP H0740549B2 JP 60113246 A JP60113246 A JP 60113246A JP 11324685 A JP11324685 A JP 11324685A JP H0740549 B2 JPH0740549 B2 JP H0740549B2
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- Japan
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- semiconductor device
- base
- forming
- collector
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 ヘテロ接合トランジスタを素子とする半導体装置の抵抗
を該トランジスタのベースまたはコレクタとなる半導体
を用いることによって、抵抗形成のために専用材料を用
いる必要をなくした。
を該トランジスタのベースまたはコレクタとなる半導体
を用いることによって、抵抗形成のために専用材料を用
いる必要をなくした。
本発明は半導体装置に関するものであり、さらに詳しく
述べるならばヘテロ接合トランジスタを素子として含む
半導体装置に関するものである。
述べるならばヘテロ接合トランジスタを素子として含む
半導体装置に関するものである。
通常のバイポーラトランジスタはホモ接合構造では、ベ
ース、エミッタおよびコレクタのバンドギャップは等し
く、エミッタとベースの不純物濃度を変えることによっ
て電流増幅作用を得ており、一定ヘテロ接合トランジス
タでは、ベースとエミッタをバンドギャップが異なる半
導体で構成することにより、主としてバンドギャップの
寄与により電流増幅作用を得ていることはよく知られて
いる。
ース、エミッタおよびコレクタのバンドギャップは等し
く、エミッタとベースの不純物濃度を変えることによっ
て電流増幅作用を得ており、一定ヘテロ接合トランジス
タでは、ベースとエミッタをバンドギャップが異なる半
導体で構成することにより、主としてバンドギャップの
寄与により電流増幅作用を得ていることはよく知られて
いる。
このようなヘテロ接合トランジスタの原理は古くから知
られているが、ヘテロ接合を構成する材料およびその成
長法がなかったためヘテロ接合トランジスタは工業的に
生産されていなかった。近年、化合物半導体材料の開発
および分子ビームエピタキシー（MBE）などのプロセス
技術の開発によって、自由にヘテロ接合構造が作られる
ようになったため、ヘテロ接合トランジスタの特長を活
用した高速半導体装置の開発が期待されている。ところ
が、実際の半導体装置の製作に当たっては、化合物半導
体基板に抵抗を作り込むことが必要になる。従来ヘテロ
接合トランジスタを素子とする半導体装置ではNiCrを抵
抗として使用するとの発表があるのみである。
られているが、ヘテロ接合を構成する材料およびその成
長法がなかったためヘテロ接合トランジスタは工業的に
生産されていなかった。近年、化合物半導体材料の開発
および分子ビームエピタキシー（MBE）などのプロセス
技術の開発によって、自由にヘテロ接合構造が作られる
ようになったため、ヘテロ接合トランジスタの特長を活
用した高速半導体装置の開発が期待されている。ところ
が、実際の半導体装置の製作に当たっては、化合物半導
体基板に抵抗を作り込むことが必要になる。従来ヘテロ
接合トランジスタを素子とする半導体装置ではNiCrを抵
抗として使用するとの発表があるのみである。
NiCrを抵抗とする従来技術は通常のSi半導体装置製造プ
ロセスと比較すれば異質であるために、工業生産に応用
すると種々のプロセス上の困難が予想されるのみなら
ず、NiCr抵抗は基板表面に形成されるため凹凸を生じ、
Si半導体装置で通常基板内に形成されている拡散抵抗が
凹凸発生を伴なわないことを考えると、NiCr抵抗は望ま
しい形態であるとは考えられない。さらに、ヘテロ接合
トランジスタのベース、エミッタおよびコレクタとのコ
ンタクト電極用金属は通常AuGeであるために、NiCrはAu
Geのパターンニングプロセスとは別工程でパターンニン
グおよびエッチングされる必要があると考えられる。
ロセスと比較すれば異質であるために、工業生産に応用
すると種々のプロセス上の困難が予想されるのみなら
ず、NiCr抵抗は基板表面に形成されるため凹凸を生じ、
Si半導体装置で通常基板内に形成されている拡散抵抗が
凹凸発生を伴なわないことを考えると、NiCr抵抗は望ま
しい形態であるとは考えられない。さらに、ヘテロ接合
トランジスタのベース、エミッタおよびコレクタとのコ
ンタクト電極用金属は通常AuGeであるために、NiCrはAu
Geのパターンニングプロセスとは別工程でパターンニン
グおよびエッチングされる必要があると考えられる。
（課題を解決するための手段） 本発明者は、鋭意研究した結果、ヘテロ接合トランジス
タのベース層またはコレクタ層を分子制御可能な堆積方
法を用いて形成する工程と、抵抗層形成領域上の前記ベ
ース層またはコレクタ層上に選択的に電極を形成するこ
とにより、抵抗層を形成する工程と、トランジスタ形成
領域上の前記ベース層上にエミッタ層を形成し又は前記
コレクタ層上にベース層及びエミッタ層を形成してヘテ
ロ接合トランジスタを形成する工程とを有することを特
徴とする半導体装置の製造方法により、上記の問題点が
解決されることを見出して本発明に至った。
タのベース層またはコレクタ層を分子制御可能な堆積方
法を用いて形成する工程と、抵抗層形成領域上の前記ベ
ース層またはコレクタ層上に選択的に電極を形成するこ
とにより、抵抗層を形成する工程と、トランジスタ形成
領域上の前記ベース層上にエミッタ層を形成し又は前記
コレクタ層上にベース層及びエミッタ層を形成してヘテ
ロ接合トランジスタを形成する工程とを有することを特
徴とする半導体装置の製造方法により、上記の問題点が
解決されることを見出して本発明に至った。
〔作用〕 上述のように、ヘテロ接合トランジスタは、化合物半導
体のMBE成長技術等の進展に伴なって、工業的生産が進
展している半導体素子である。而して、抵抗としてはNi
Crを用いる例だけが発表されていることも上述したとお
りである。本発明者は、NiCr以外に、通常のSi半導体装
置のように不純物濃度をSi半導体の一部で選択的に調節
する手法によって、抵抗を形成する方法も検討したが、
MBE技術でModulated Dopingにより不純物濃度が定めら
れており、このようなDoping技術は抵抗形成には好適と
は言えないこと、またベース補償拡散等の拡散技術がヘ
テロ接合トランジスタでは採用されているが、この拡散
技術も抵抗形成には好適とは言えないことを見出し、さ
らに検討を進めて、ヘテロ接合トランジスタを構成する
ベースまたはエミッタ層、すなわちヘテロ接合トランジ
スタ形成と同時に形成されるベースまたはコレクタ層、
を抵抗として使用すれば、現にヘテロ接合トランジスタ
形成に使用されているプロセス技術をそのまま利用で
き、しかも抵抗を基板内部に作り込み、これらの点によ
り上述の問題点が容易に解消できるとの着想に至ったも
のである。なお、抵抗値を定めるには、例えばベース層
の長さを、シリコン半導体装置にて周知の方法でパター
ンニングする必要があるが、このようなパターンニング
は常用のプロセス技術であるため何ら問題がなく、しか
も他の素子のパターンイングと同時に行なうこともでき
るため、特にプロセス上不利にもならない。
体のMBE成長技術等の進展に伴なって、工業的生産が進
展している半導体素子である。而して、抵抗としてはNi
Crを用いる例だけが発表されていることも上述したとお
りである。本発明者は、NiCr以外に、通常のSi半導体装
置のように不純物濃度をSi半導体の一部で選択的に調節
する手法によって、抵抗を形成する方法も検討したが、
MBE技術でModulated Dopingにより不純物濃度が定めら
れており、このようなDoping技術は抵抗形成には好適と
は言えないこと、またベース補償拡散等の拡散技術がヘ
テロ接合トランジスタでは採用されているが、この拡散
技術も抵抗形成には好適とは言えないことを見出し、さ
らに検討を進めて、ヘテロ接合トランジスタを構成する
ベースまたはエミッタ層、すなわちヘテロ接合トランジ
スタ形成と同時に形成されるベースまたはコレクタ層、
を抵抗として使用すれば、現にヘテロ接合トランジスタ
形成に使用されているプロセス技術をそのまま利用で
き、しかも抵抗を基板内部に作り込み、これらの点によ
り上述の問題点が容易に解消できるとの着想に至ったも
のである。なお、抵抗値を定めるには、例えばベース層
の長さを、シリコン半導体装置にて周知の方法でパター
ンニングする必要があるが、このようなパターンニング
は常用のプロセス技術であるため何ら問題がなく、しか
も他の素子のパターンイングと同時に行なうこともでき
るため、特にプロセス上不利にもならない。
以下、本発明に係る半導体装置の製造方法および抵抗の
形成例を説明する。
形成例を説明する。
以下の説明では、GaAsとGaAlAsのヘテロ接合の例を説明
するが、これに限らずバンドギャップが異なる半導体を
用いるヘテロ接合トランジスタを素子として含む半導体
装置に本発明を実施できることは言うまでもない。
するが、これに限らずバンドギャップが異なる半導体を
用いるヘテロ接合トランジスタを素子として含む半導体
装置に本発明を実施できることは言うまでもない。
第１図において、GaAsなどの半絶縁性（SI）基板上にn+
型GaAs層２をエピタキシャル成長させる。このn+型GaAs
層２の厚さは例えば0.5〜1.0μｍ、不純物濃度が1018〜
1020／cm3であることが好適である。
型GaAs層２をエピタキシャル成長させる。このn+型GaAs
層２の厚さは例えば0.5〜1.0μｍ、不純物濃度が1018〜
1020／cm3であることが好適である。
続いて、n-型GaAs層５、p+型GaAs層６、およびｎ型GaAl
As層７をMBE法等でエピタキシャル成長させる。
As層７をMBE法等でエピタキシャル成長させる。
それぞれの層の不純物濃度は公知のModulated Dopingに
より所望の値に制御される。また、これらの層5,6,7の
厚さおよび不純物濃度はヘテロ接合トランジスタにて公
知であるが、一例を挙げるとn-型GaAs層５は厚さ0.2〜
0.3μｍ、不純物濃度１×1016〜５×1016／cm3、p+型Ga
As層６は厚さ0.05〜0.1μｍ、不純物濃度１×1019〜２
×1019／cm3、ｎ型GaAlAs層７は0.25〜0.5μｍ、不純物
濃度１×1017〜５×1017／cm3、である。第１図におい
て10は抵抗形成領域、11はヘテロ接合トランジスタ形成
領域であり、これらの領域10,11は最終的に素子分離さ
れるが、上述の工程では分離されておらず、同時に（す
なわち各層2,5,6,7が同一厚さかつ同一不純物濃度で）
形成されている。12は素子分離領域、13はコレクタコン
タクト分離領域であり、これらの領域はプロトン（H+）
打ち込みにより半導体中にダメージを発生させることに
より選択的に形成される。
より所望の値に制御される。また、これらの層5,6,7の
厚さおよび不純物濃度はヘテロ接合トランジスタにて公
知であるが、一例を挙げるとn-型GaAs層５は厚さ0.2〜
0.3μｍ、不純物濃度１×1016〜５×1016／cm3、p+型Ga
As層６は厚さ0.05〜0.1μｍ、不純物濃度１×1019〜２
×1019／cm3、ｎ型GaAlAs層７は0.25〜0.5μｍ、不純物
濃度１×1017〜５×1017／cm3、である。第１図におい
て10は抵抗形成領域、11はヘテロ接合トランジスタ形成
領域であり、これらの領域10,11は最終的に素子分離さ
れるが、上述の工程では分離されておらず、同時に（す
なわち各層2,5,6,7が同一厚さかつ同一不純物濃度で）
形成されている。12は素子分離領域、13はコレクタコン
タクト分離領域であり、これらの領域はプロトン（H+）
打ち込みにより半導体中にダメージを発生させることに
より選択的に形成される。
続いて第２（Ａ）図または第２（Ｂ）図の何れかに示さ
れる工程を行なう。第２（Ａ）図においては、n-型GaAl
As層７（エミッタ層）を抵抗形成領域10から完全に除去
して抵抗と配線（21,22−第3,4図）を直接接続させ、一
方、第２（Ｂ）図においては抵抗となるp+型GaAs層６の
両端でn-型GaAlAs層７を選択的に残すパターンニングを
行なう。後者は抵抗とヘテロ接合トランジスタとの間に
配線を段差を生じさせない利点があるが、残存するn-型
GaAlAs層７の導電型をＰ型に変えるためのイオン注入プ
ロセスが附加的に必要になる。
れる工程を行なう。第２（Ａ）図においては、n-型GaAl
As層７（エミッタ層）を抵抗形成領域10から完全に除去
して抵抗と配線（21,22−第3,4図）を直接接続させ、一
方、第２（Ｂ）図においては抵抗となるp+型GaAs層６の
両端でn-型GaAlAs層７を選択的に残すパターンニングを
行なう。後者は抵抗とヘテロ接合トランジスタとの間に
配線を段差を生じさせない利点があるが、残存するn-型
GaAlAs層７の導電型をＰ型に変えるためのイオン注入プ
ロセスが附加的に必要になる。
続いて、公知のメサエッチを行なってメサエッチ孔部14
を作り、コレクタ（Ｃ）となるn+型GaAs層２を表出させ
る。次にベース（Ｂ）およびエミッタ（Ｅ）コンタクト
用のp+およびn+不純物拡散をそれぞれ行なった後に、Au
Ge電極または配線18−21を図示のようにパターンニング
する。図中18はコレクタ（Ｃ）電極、19はベース（Ｂ）
電極、20はエミッタ電極、21はベースと抵抗を接続する
配線を兼ねる電極、22は抵抗を図示されない素子に接続
する配線である。
を作り、コレクタ（Ｃ）となるn+型GaAs層２を表出させ
る。次にベース（Ｂ）およびエミッタ（Ｅ）コンタクト
用のp+およびn+不純物拡散をそれぞれ行なった後に、Au
Ge電極または配線18−21を図示のようにパターンニング
する。図中18はコレクタ（Ｃ）電極、19はベース（Ｂ）
電極、20はエミッタ電極、21はベースと抵抗を接続する
配線を兼ねる電極、22は抵抗を図示されない素子に接続
する配線である。
上述のプロセスによるとヘテロ接合トランジスタ（11）
のベース領域と同一のp+型GaAs層６が抵抗として使用さ
れる半導体装置が製造される。かかるp+型GaAs層６の不
純物濃度は一般に1018〜1019／cm3であり、また層厚さ
は一般に500〜2000Åであるが、これらの範囲の濃度お
よび層厚さを適宜選択することによって抵抗値を自由に
選定することができる。ここで、抵抗（10）に使用され
ているp+型GaAs層６はその下の層と逆バイアスが印加さ
れることになるから、抵抗値は下層によってほとんど影
響されない。
のベース領域と同一のp+型GaAs層６が抵抗として使用さ
れる半導体装置が製造される。かかるp+型GaAs層６の不
純物濃度は一般に1018〜1019／cm3であり、また層厚さ
は一般に500〜2000Åであるが、これらの範囲の濃度お
よび層厚さを適宜選択することによって抵抗値を自由に
選定することができる。ここで、抵抗（10）に使用され
ているp+型GaAs層６はその下の層と逆バイアスが印加さ
れることになるから、抵抗値は下層によってほとんど影
響されない。
第４図は、コレクタ層を抵抗として使用する実施例を示
す図面である。この図面では第３図と同一の部材は同一
の参照数字および参照附号で示されている。この実施例
では、素子分離領域12（第３図）を設けずに、抵抗とな
るn-型GaAs層５′及びn+型GaAs層２とヘテロ接合トラン
ジスタ11のコレクタｃが電気的に直接接続されている。
す図面である。この図面では第３図と同一の部材は同一
の参照数字および参照附号で示されている。この実施例
では、素子分離領域12（第３図）を設けずに、抵抗とな
るn-型GaAs層５′及びn+型GaAs層２とヘテロ接合トラン
ジスタ11のコレクタｃが電気的に直接接続されている。
抵抗となるn-型GaAs層５′の不純物濃度は一般に１×10
16〜５×1016／cm3であり、層厚さは一般に0.2〜0.3/μ
ｍである。これらの範囲内でも不純物濃度および層厚さ
を適宜選択することによって抵抗値を自由に選定するこ
とができる。
16〜５×1016／cm3であり、層厚さは一般に0.2〜0.3/μ
ｍである。これらの範囲内でも不純物濃度および層厚さ
を適宜選択することによって抵抗値を自由に選定するこ
とができる。
本発明によると、簡単なプロセスで抵抗が半導体装置内
に作り込まれるために、ヘテロ接合トランジスタと抵抗
を組み込んだ半導体装置が容易に製造できるようにな
る。
に作り込まれるために、ヘテロ接合トランジスタと抵抗
を組み込んだ半導体装置が容易に製造できるようにな
る。
第１図、第２（Ａ）図およびに第２（Ｂ）図、ならびに
第３図は本発明に係る半導体装置を製造するプロセスを
説明する図面、 第４図は第３図とは別の抵抗を用いた半導体装置の実施
例を示す図面である。 １…半絶縁性基板、２…n+型GaAs層、５…n-型GaAs層、
６…p+型GaAs層、７…n-型GaAlAs層、10…抵抗、11…ヘ
テロ接合トランジスタ、12…素子分離領域、14…メサエ
ッチ孔部、18…電極・配線。
第３図は本発明に係る半導体装置を製造するプロセスを
説明する図面、 第４図は第３図とは別の抵抗を用いた半導体装置の実施
例を示す図面である。 １…半絶縁性基板、２…n+型GaAs層、５…n-型GaAs層、
６…p+型GaAs層、７…n-型GaAlAs層、10…抵抗、11…ヘ
テロ接合トランジスタ、12…素子分離領域、14…メサエ
ッチ孔部、18…電極・配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (5)
- 【請求項１】ヘテロ接合トランジスタのベース層または
コレクタ層を分子制御可能な堆積方法を用いて形成する
工程と、 抵抗層形成領域上の前記ベース層またはコレクタ層上に
選択的に電極を形成することにより、抵抗層を形成する
工程と、 トランジスタ形成領域上の前記ベース層上にエミッタ層
を形成し又は前記コレクタ層上にベース層及びエミッタ
層を形成してヘテロ接合トランジスタを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記抵抗とヘテロ接合トランジスタの間に
素子分離領域を形成することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - 【請求項３】前記ヘテロ接合トランジスタのベース、エ
ミッタおよびコレクタ電極と同一金属により、前記抵抗
を他の素子と接続することを特徴とする特許請求の範囲
第１項または第２項記載の半導体装置の製造方法。 - 【請求項４】前記配線は、前記ベース層またはコレクタ
層と直接接続することを特徴とする特許請求の範囲第３
項記載の半導体装置の製造方法。 - 【請求項５】前記配線は、抵抗と同一導電型に転換され
ているエミッタ半導体層を介して、前記ベース層または
コレクタ層に接続することを特徴とする特許請求の範囲
第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113246A JPH0740549B2 (ja) | 1985-05-28 | 1985-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113246A JPH0740549B2 (ja) | 1985-05-28 | 1985-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61271864A JPS61271864A (ja) | 1986-12-02 |
| JPH0740549B2 true JPH0740549B2 (ja) | 1995-05-01 |
Family
ID=14607275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113246A Expired - Lifetime JPH0740549B2 (ja) | 1985-05-28 | 1985-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740549B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5849033B2 (ja) * | 1981-10-27 | 1983-11-01 | 日本電気株式会社 | 半導体集積回路 |
-
1985
- 1985-05-28 JP JP60113246A patent/JPH0740549B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61271864A (ja) | 1986-12-02 |
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