JPH0744414B2

JPH0744414B2 - 自動利得調整回路

Info

Publication number: JPH0744414B2
Application number: JP60115674A
Authority: JP
Inventors: 正人加川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-05-29
Filing date: 1985-05-29
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: JPS61274412A

Description

【発明の詳細な説明】技術分野本発明は自動利得調整（以下AGCと称す）回路に関し、
特に数Km程度の中距離広帯域伝送においてケーブルの損
失、変動等に対して汎用増幅器の出力を一定に保つため
の電界効果トランジスタを使用した平均値AGC回路に関
する。

従来技術従来の平均値AGC回路は、汎用増幅器出力に電界効果ト
ランジスタを接続して入力信号に応じてこのトランジス
タの抵抗値を制御することにより当該増幅器の出力を一
定に維持するように構成されている。

第３図及び第４図を用いてこの自動利得調整回路の原理
を簡単に説明する。第３図の汎用増幅器１に第４図
（Ａ）のような波形が入力されると、汎用増幅器出力電
圧は（Ｂ）のようになる。第４図（Ｂ）においてベース
電圧V_Bは汎用増幅器１に入力がない場合の汎用増幅器１
の出力電圧すなわちバイアス電圧値であり、平均出力電
圧Voは信号が入力されているときの平均電圧（直流電
圧）である。

ここで、入力信号が第４図（Ｃ）のように増大すると、
増幅器１の出力電圧は第４図（Ｂ）から第２図（Ｄ）に
変化する。したがって、このとき可変抵抗２（電界効果
トランジスタの抵抗値）を、第４図（Ｄ）に示す平均電
圧Vo′が（Ｂ）の平均電圧Voに近ずくように（圧縮する
ように）動作させることにより、出力電圧を一定に保つ
ことができる。

すなわち入力信号が増大したときは、可変抵抗２の値を
小さくして直流電圧を一定に保つことにより交流信号を
一定に保つことができる。また、反対に入力信号が減少
したときは可変抵抗２の値を大きくすることにより出力
電圧（直流と交流信号の両方）を一定に保つことができ
る。交流電圧（信号電圧）は直流電圧（平均電圧）を一
定に保つことにより同様に一定に保つことができる。

かかる従来の平均値AGC回路は動作点を最良点に設定し
た場合でも、入力レベルのプラスの方向（あるいはマイ
ナスの方向）には圧縮されるが、逆方向にはあまり圧縮
する構成ではなく、例えば第５図に示すトランジスタの
V_SG対R_DS特性曲線３上の最良点に設定した場合でも、ソ
ース・ゲート間電圧V_SGが1V上がった場合はドレイン・
ソース間抵抗R_DSは数十オームと抵抗が小さくなり、一
方V_SGが1V下がった場合はR_DSは数十キロオームと抵抗が
大きくなり自動利得調整動作範囲が狭く圧縮が一部での
み行われることになる。そのため自動利得調整の設定が
入力信号レベルに左右され信号レベルに対して均等に圧
縮伸張されないという欠点がある。これは電界効果トラ
ンジスタ素子のバラツキ、電界効果トランジスタの動作
範囲の狭いR_DSの不均等に原因している。

発明の目的本発明の目的は、圧縮率を上昇させることにより自動利
得範囲を広くしかつ圧縮範囲も容易に変えることができ
るようにした電界効果トランジスタを用いた平均値自動
利得調整回路を提供することである。

発明の構成本発明による自動利得調整回路は、入力信号に応じて増
幅出力を一定に維持するようにした平均値自動利得調整
回路であって、増幅出力の信号ラインに、互いの導電チ
ャンネルが直列接続されて挿入された逆導電型の１対の
電界効果トランジスタと、増幅入力より直流成分を抽出
してこの直流成分に応じた１対の制御電圧を発生する制
御電圧発生手段とを含み、この１対の制御電圧を前記１
対の電界効果トランジスタの対応するゲート電圧とした
ことを特徴とする。

実施例以下、図面を用いて本発明の実施例を説明する。

第１図は本発明の実施例のブロック図であり、増幅入力
は汎用増幅器１により増幅される。この増幅器１の出力
に設けられているトランジスタ４は電流／電圧変換用で
あり、このトランジスタ４の出力ラインにおいて、互い
に逆導電型の１対のFET（電界効果トランジスタ）5,6が
互いの導電チャンネルを直列として挿入されている。

一方、アンプ９の入力は汎用増幅器１の入力に抵抗７、
コンデンサ８を介して接続されており増幅器１のバイア
スから直流成分のみ取り出して２個のFET5,6に基準電位
を与えるようになっている。ここで、汎用増幅器１の出
力におけるトランジスタ４のエミッタにより基準電位
Ａ′が設定され、エミッタはアンプ12の反転入力側に接
続されている。また、アンプ９の出力におけるトランジ
スタ４のエミッタには可変抵抗11が接続されており、可
変抵抗11の中間端子はアンプ12の非反転入力側に接続さ
れている。可変抵抗11の抵抗値を調整することにより、
可変抵抗11の出力側の電位を変化させることができ、こ
れがアンプ12に対する設定電位となる。さらに、アンプ
12の出力にはアンプ13の反転入力側が接続されている。

アンプ12は（−基準電位Ａ′＋設定電位）なる増幅電圧
を出力し、その出力はFET5のゲートに入力される。一
方、アンプ13は（基準電位Ａ′−設定電位）なる電圧を
出力し、その出力はFET6のゲートに入力される。可変抵
抗11により設定電位を動かし動作範囲を変えることが可
能となっている。

汎用増幅器１の入力信号が減少したとすると、アンプ９
の基準電位は下がりそれによってFET5,6のドレイン・ソ
ース間抵抗R_DSは増大するため、出力OUTの直流電位は一
定に保たれ交流信号は一定に保たれる。

一方、入力信号が増大したときはアンプ９の基準電位は
上がりそれによって今度はFET5,6のドレイン・ソース間
抵抗R_DSは減少するため、やはり出力OUTの直流電位は一
定に保たれ交流信号は一定に保たれる。

このことは、第１図及び第２図を参照してさらに詳細に
説明する。なお、第２図は、本発明の自動利得調整回路
におけるFET5及び６のソース・ゲート間電圧V_GSとドレ
イン・ソース間抵抗R_DSとの関係を示すグラフである。

まず、動作説明に入る前に各部の位相について説明す
る。第１図において、INの入力電位が標準値より増加す
る場合には、アンプ９の出力電位は、増加方向に動作
し、アンプ12の非反転入力端子に印加され、アンプ12の
反転入禄端子には、アンプ１の出力が導かれる。アンプ
12の出力は、アンプ１の出力からの電位変動が小さいた
め反転せず減少する。このとき、アンプ13の出力電位
は、アンプ12の出力を反転入力端子に印加するため、増
加する。第２図において、以下、説明のためには実線に
示される特性を参照するが、実際の特性は点線で示され
るように曲線になる。

INの入力電位が標準値より増加する場合には、アンプ12
の出力電位は減少方向に動作し、FET5のV_GSはｍ→ｍ′
方向に移動し、FET5のR_DSを増加させ（FET5は、Ｑ→Ｐ
に向かう）、ソース・ドレイン間の電位を増加させる。
このとき、アンプ13の出力電位は増加し、FET6のV_GSも
増加するので、ｎ→ｎ″に移動し、FET6のR_DSは減少す
る。この結果,FET5のR_DSの増加率は、FET6のR_DSの減少
率を上回るので、OUTの電位をほぼ一定にすることがで
きる。

これに対して、INの入力電位が標準値より増加した点か
ら標準値に向け減少した場合、アンプ12の出力電位は増
加方向に動作し、FET5のV_GSは、ｍ′→ｍ方向に移動
し、FET5のR_DSを減少させ（FET5は、Ｐ→Ｑに向か
う）、ソース・ドレイン間の電位を減少させる。このと
き、アンプ13の出力電位は減少し、FET6のV_GSも減少す
るのでｎ″→ｎに移動し、FET6のR_DSは増加する。この
結果、FET5のR_DS減少率がFET6のR_DS増加率を上回るの
で、OUTの電位をほぼ一定にすることができる。

次に、INの入力電位が標準値より減少する場合を説明す
る。アンプ12の出力電位は増加方向に動作し、FET5のV
_GSは、ｍ→ｍ″方向に移動し、FET5のR_DSを減少させ（F
ET5は、Ｑ→Ｐに向かう）、ソース・ドレイン間の電位
を減少させる。このとき、アンプ13の出力電位は減少
し、FET6のV_GSも減少するので、ｎ→ｎ′に移動し、FET
6のR_DSは増加する。R_DSの変化率は、FET5のR_DS減少率は
FET6のR_DS増加率より小さいので、FET6のV_GSは増加する
ことになる。しかしながら、実際には、FET5、６及び
Ａ′点の電位は低電位での動作域のため、FET5のR_DSの
減少率よりFET6のR_DSの増加率及びINの減少により、OUT
の電位はアンプ１の出力の減少の方がより減少する割合
が少なくなるので、利得の補正がなされることになる。

INの入力電位が標準値より減少した点から標準値に向け
て増加した場合には、アンプ12の出力電位は減少方向に
動作し、FET5のV_GSは、ｍ″→ｍ方向に動き、FET5のR_DS
を増加させ（FET5は、Ｒ→Ｑに向かう）、ソース・ドレ
イン間の電位を増加させる。このとき、アンプ13の出力
電位は増加し、FET6のV_GSも増加するので、Ｑ′→Ｐ′
に動き、FET6のR_DSは減少する。FET5のR_DSの増加率は、
FET6のR_DSの減少率より小さいので、FET6のV_GSは減少す
るが、実際には、FET5、６及びＡ′点の電位は、低電位
での動作域のため、FET5のR_DSの増加率の方がFET6のR_DS
の減少率より大きいので利得の補正がなされることにな
る。

第５図はFET1個使用の場合（実線３）と、本発明の如く
FET2個の場合（点線14）のソース・ゲート間電圧V_SG−
ドレイン・ソース間抵抗R_DS特性を示したグラフであ
る。図から明らかなようにFETを２個接続することによ
り圧縮率が上昇したFETの制御範囲、すなわちAGC範囲が
拡大する。また例えばＤ点を動作点とした場合、入力レ
ベルが増大又は減少の方向いずれでも圧縮はほぼ同じに
なり可変抵抗11により圧縮範囲を変えることができる。

発明の効果本発明によれば、汎用増幅出力に可変素子として電界効
果トランジスタを２個縦続的に接続しているため、圧縮
率を上昇させることができると同時に入力レベルの方向
によって圧縮率が異なる従来の欠点を解消できる。また
可変抵抗11によってAGC動作範囲も容易に変えることが
できるため、電界効果トランジスタ素子のバラツキやR
_SDの不均等を吸収できるという効果がある。

【図面の簡単な説明】

第１図は本発明による平均値AGC回路の実施例を示す回
路図、第２図は本発明の自動利得調整回路におけるFET5
及び６のソース・ゲート間電圧V_GSとドレイン・ソース
間抵抗R_DSとの関係を示すグラフ、第３図は基本的な平
均値AGC回路の原理を説明するための回路図、第４図は
第３図の平均値AGC回路の入出力を示す波形図、第５図
は従来例と本発明のFETのソース・ゲート間電圧V_SG−ド
レイン・ソース間抵抗R_DS特性を示すグラフである。ま
た、第６図は第５図の説明を容易にするために、本特性
を概念的に示した動作図である。主要部分の符号の説明１……汎用増幅器 5,6……FET 9,12,13……アンプ

Claims

【特許請求の範囲】

【請求項１】入力信号を入力側から受けて、該入力信号
を増幅して増幅信号を出力する第１の増幅器と、前記増幅器の出力にベース接続され、前記増幅信号を電
圧信号に変換して、第１の基準電圧を出力する第１のト
ランジスタと、前記第１の増幅器の入力側に接続され、前記第１の増幅
器のバイアスから直流成分のみを出力する第２の増幅器
と、前記第２の増幅器の出力側にベースが接続され、前記直
流成分を電圧に変換する第２のトランジスタと、前記第２のトランジスタのエミッタに接続され、前記エ
ミッタ電位を変化させて設定電位を設定する可変抵抗
と、前記可変抵抗に入力側に接続され、前記設定電位を増幅
して第１の増幅電圧を出力する第３の増幅器と、前記第３の増幅器の出力側に入力側が接続され、前記第
１の増幅電圧を増幅して第２の増幅電圧を出力する第４
の増幅器と、前記第１のトランジスタのエミッタにドレインが接続さ
れ、前記第３の増幅器の出力側がゲートに接続されるＰ
チャンネル型電界効果トランジスタと、前記Ｐチャンネル型電界効果トランジスタのソースに、
ソースが接続され、前記第４の増幅器の出力側がゲート
に接続され、ドレインから直流信号を外部に出力するＮ
チャンネル型電界効果トランジスタとを備えていることを特徴とする自動利得調整回路。