JPH0744535B2 - データ取込回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデータ取込回路に関し、特に、ディジタルデ
ータを通信するディジタル通信装置において、送られて
きたディジタルデータを最適なタイミングで取込むよう
なデータ取込回路に関する。

［従来の技術］ 第６図は従来のディジタル通信装置における受信部の概
略ブロック図である。

まず、第６図を参照して、従来のディジタル通信装置に
おける受信部の概略の構成について説明する。通信線１
はアンプ２の入力に接続される。アンプ２は通信線１に
伝送されてきたディジタルデータを増幅するものであ
る。アンプ２の出力はタイミング生成回路３に与えられ
るとともに、ｎチャネルトランジスタ４のドレインに与
えられる。タイミング生成回路３はｎチャネルトランジ
スタ４をオン，オフするためのタイミング信号を発生す
るものであって、このタイミング信号をｎチャネルトラ
ンジスタ４のゲートに与える。ｎチャネルトランジスタ
４のソースはフレーム同期検出回路５とデータ処理回路
６に接続される。フレーム同期検出回路はディジタルデ
ータのフレーム同期を検出するものであり、データ処理
回路６は伝送されてきたディジタルデータを処理するも
のである。

第７図は第６図に示した受信部の動作を説明するための
タイミング図である。

次に、第７図を参照して、第６図に示した受信部の動作
について説明する。通信線１には、第７図（ａ）に示す
ように、８ビットで１フレームを構成する100％デュー
ティのディジタルデータが伝送される。このディジタル
データは通信線１に伝送されている途中において減衰し
ているため、アンプ２によって増幅される。タイミング
生成回路３はアンプ２の出力から与えられるディジタル
データに同期して、第７図（ｄ）に示すようなタイミン
グ信号を発生する。このタイミング信号に応じて、ｎチ
ャネルトランジスタ４がオン，オフする。ｎチャネルト
ランジスタ４がオンすると、ディジタルデータがフレー
ム同期検出回路５とデータ処理回路６に与えられ、フレ
ーム同期検出回路５によってフレーム同期が検出され、
データ処理回路６によってそのディジタルデータが処理
される。

［発明が解決しようとする課題］ ところで、ディジタルデータは通信線１に伝送されてい
る途中において、その波形が劣化する。すなわち、ディ
ジタルデータは第７図（ｂ）に示すような送信時の波形
に比べて、第７図（ｃ）に示すように、アンプ２で増幅
された時点の波形はその立上がりおよび立下がりが鈍っ
ている。このために、ディジタルデータのうちの前のビ
ットと後のビットとの境界部分、たとえば第７図に示す
区間ｘではデータが“H"レベルであるのかあるいは“L"
レベルであるのかの判断が困難となる。

このために、ｎチャネルトランジスタ４をオンしてデー
タを取込むタイミングは、ディジタルデータの立上がり
および立下がりの鈍っている部分を避けてデータを取込
むように、タイミング生成回路３で発生されるタイミン
グ信号のタイミングを規定している。

ところで、ディジタルデータの波形の鈍りは通信線１や
送信側のディジタルデータを伝送するためのドライバの
特性に依存される。このために、受信部を製作するとき
に、送信側から試験パルスを送信し、最適なタイミング
でディジタルデータを取込めるように、タイミング生成
回路３から出力されるタイミング信号の発生タイミング
を設定しなければならず、タイミングの設定が煩雑にな
るという問題点があった。

それゆえに、この発明の主たる目的は、タイミングの最
適化のための試験パルスを送出することなく、通常の通
信中において受信データの取込タイミングを最適化でき
るデータ取込回路を提供することである。

［課題を解決するための手段］ この発明はディジタルデータを通信するディジタル通信
装置において、送られてきたディジタルデータを最適な
タイミングで取込むデータ取込回路であって、送られて
きたディジタルデータに同期して複数の異なるタイミン
グのタイミング信号を発生し、それぞれのタイミング信
号に応じて複数のスイッチング手段をスイッチングさせ
て、それぞれのタイミングでデータを出力し、出力され
たそれぞれのディジタルデータのフレーム同期を検出
し、最もフレーム同期のとれている信号を判別して、そ
のディジタルデータをデータ処理手段に与えてデータ処
理するようにしたものである。

［作用］ この発明に係るデータ取込回路は、ディジタルデータに
同期して複数の異なるタイミング信号を発生し、各タイ
ミング信号に応じてデータを取込み、各データのうち最
もフレーム同期のとれているディジタルデータを判別し
てデータを処理手段に出力するようにしたので、試験パ
ルスを送出することなく、通常の通信中において最適な
データ取込タイミングを決定できる。

［発明の実施例］ 第１図はこの発明の一実施例の概略ブロック図であり、
第２図は第１図に示したタイミング生成回路のブロック
図であり、第３図は第１図に示したフレーム同期検出回
路のブロック図であり、第４図は第１図に示したタイミ
ング判別回路の電気回路図である。

第１図ないし第４図を参照して、この発明の一実施例の
構成について説明する。第１図において、通信線１とア
ンプ２とデータ処理回路６は前述の第６図と同じであ
る。アンプ２で増幅されたディジタルデータはタイミン
グ生成回路30に与えられるとともに、ｎチャネルトラン
ジスタ41,42および43のそれぞれのドレインに与えられ
る。タイミング生成回路30は与えられたディジタルデー
タに同期して、それぞれのタイミングが異なる３つのタ
イミング信号を発生してｎチャネルトランジスタ41,42
および43のそれぞれのゲートに与える。ｎチャネルトラ
ンジスタ41,42および43のそれぞれのソースはタイミン
グ判別回路７に与えられるとともに、フレーム同期検出
回路51,52および53にそれぞれ与えられる。フレーム同
期検出回路51,52および53はそれぞれｎチャネルトラン
ジスタ41,42および43のそれぞれから出力されたディジ
タルデータのフレーム同期を検出するものであり、それ
ぞれの検出信号をタイミング判別回路７に与える。

ここで、第２図を参照して、タイミング生成回路30の具
体的な構成について説明する。PLL回路31には、第１図
に示したアンプ２で増幅されたディジタルデータと図示
しないクロック発振器で発生されたクロック信号ａが与
えられる。このPLL回路31は入力されたディジタルデー
タに同期したクロック信号ｂを発生するものである。な
お、クロック信号ａはクロック信号ｂよりも十分周波数
が高くなるように選ばれている。PLL回路31で発生され
たクロック信号ｂはカウンタ32に与えられる。カウンタ
32はクロック信号ａを計数し、クロック信号ｂが与えら
れるごとにリセットされる。カウンタ32の計数出力はデ
コーダ33に与えられる。デコーダ33はカウンタ32の計数
出力をデコードし、クロック信号ｂの１周期間、すなわ
ちデータ入力幅の期間に１度だけクロック信号ａの１周
期間だけ“H"レベルになる複数のタイミング信号を出力
する。

次に、第３図を参照して、フレーム同期検出回路51の構
成について説明する。フレーム同期検出回路51はラッチ
回路511とフレームビット検出回路512とフレーム同期判
定回路513とを含む。ラッチ回路511にはｎチャネルトラ
ンジスタ41から導出されたディジタルデータが与えら
れ、このディジタルデータがラッチされる。ラッチされ
たディジタルデータはフレームビット検出回路512に与
えられる。このフレームビット検出回路512には、タイ
ミング生成回路30からクロック信号ｂが与えられてお
り、このクロック信号ｂに基づいて、フレームの先頭を
示すフレームビットが検出される。そして、フレームビ
ット検出回路512は検出したフレームビットをフレーム
同期判定回路513に与える。このフレーム同期判定回路5
13にはクロック信号ｂが与えられており、フレーム同期
判定回路513はクロック信号ｂとフレームビット検出回
路512から与えられたフレームビットとに基づいて、フ
レーム同期を判定し、その判定出力をタイミング判別回
路７に与える。

次に、第４図を参照して、タイミング判別回路７の構成
について説明する。タイミング判別回路７はたとえば３
つのｎチャネルトランジスタ71,72および73によって構
成されており、ｎチャネルトランジスタ71,72および73
のそれぞれのドレインには、ｎチャネルトランジスタ4
1,42および43からそれぞれ出力されたディジタルデータ
が与えられており、各ゲートには、フレーム同期検出回
路51,52および53から出力されたフレーム同期検出信号
が与えられている。各ｎチャネルトランジスタ71,72お
よび73はフレーム同期検出回路からフレーム同期検出信
号が与えられたことに応じて導通し、ディジタルデータ
をデータ処理回路６に出力する。

第５図はこの発明の一実施例の動作を説明するためのタ
イミング図である。

次に、第１図ないし第５図を参照して、この発明の一実
施例の具体的な動作について説明する。通信線１に伝送
されるディジタルデータは、第５図（ａ）に示すフレー
ム構成のうち、フレームの先頭位置を見つけるためのフ
レームビットとして、先頭から２ビット連続してデータ
を“1"とし、これ以外のところでは“1"が連続すること
がないような特徴を有するフレーム構成とされている。
このようなフレーム構成のディジタルデータが通信線１
に伝送されてアンプ２で増幅されると、伝送途中に減衰
を受け、第５図（ｃ）に示すように立上がりおよび立下
がりの波形が鈍って出力される。タイミング生成回路30
のPLL回路31は入力されたディジタルデータとクロック
信号ａに基づいて、クロック信号ｂを発生する。そし
て、カウンタ32はこのクロック信号ｂを計数し、その計
数出力がデコーダ33に与えられ、デコーダ33から第５図
（ｄ），（ｅ），（ｆ）に示すデータ取込タイミング信
号1,2,3が出力される。

第５図（ｄ），（ｅ），（ｆ）から明らかなように、デ
ータ取込タイミング信号1,3は受信したディジタルデー
タの２ビット連続した“1"のフレームビットに対応して
おらず、データ取込タイミング信号２のみが２ビット連
続した“1"のフレームビットに対応していることにな
る。このため、データ取込タイミング信号２によってオ
ンするｎチャネルトランジスタ42の出力にのみ２ビット
連続した“1"のフレームビットが現われることになる。
そして、フレーム同期検出回路52のラッチ回路511はデ
ィジタルデータのフレームビットをラッチし、そのラッ
チ出力に基づいて、フレームビット検出回路512はフレ
ームビットを検出してフレーム同期判定回路513に与え
る。フレーム同期判定回路513は２ビットのフレームビ
ットが与えられたとき、フレーム同期がされているもの
と判定し、フレーム同期判定信号をタイミング判別回路
７のｎチャネルトランジスタ72のゲートに与える。応じ
て、ｎチャネルトランジスタ72が導通し、ｎチャネルト
ランジスタ42を介して与えられたディジタルデータを出
力してデータ処理回路６に与える。

一方、フレーム同期検出回路51,53はそれぞれ２ビット
のフレームビットを検出しないため、フレーム同期判定
信号を出力しない。このために、タイミング判別回路７
のｎチャネルトランジスタ71,73はオンせず、ｎチャネ
ルトランジスタ41,43を介して与えられたディジタルデ
ータは出力されない。

なお、上述の実施例では、３つのフレーム同期検出回路
51,52および53を設けるとともに、３つのデータ取込タ
イミング信号をタイミング生成回路30から出力するよう
にしたが、これに限ることなく、任意の個数のフレーム
同期検出回路を設けるとともに、任意の個数のデータ取
込タイミング信号を発生するようにしてもよい。

また、上述の実施例では、３つのフレーム同期検出回路
51,52および53と３つのデータ取込タイミング信号を発
生してこれらが平行に同時に動作するようにしたが、１
つのフレーム同期検出回路を設け、データ取込タイミン
グ信号を時間的に変化させても同様の効果を奏すること
ができる。

［発明の効果］ 以上のように、この発明によれば、ディジタルデータに
同期して複数の異なるタイミング信号を発生し、それぞ
れのタイミングでディジタルデータを取込み、それらの
ディジタルデータのうち、フレーム同期のとれているデ
ータのみを取込むように構成したので、従来のように試
験パルスを送信して受信部におけるタイミング信号の発
生タイミングを決定するような煩雑さをなくすことがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロック図である。
第２図は第１図に示したタイミング生成回路のブロック
図である。第３図は第１図に示したフレーム同期検出回
路のブロック図である。第４図は第１図に示したタイミ
ング判別回路の具体的な電気回路図である。第５図はこ
の発明の一実施例の具体的な動作を説明するためのタイ
ミング図である。第６図は従来の受信部の概略ブロック
図である。第７図は従来の受信部の動作を説明するため
のタイミング図である。 図において、１は通信線、２はアンプ、６はデータ処理
回路、７はタイミング判別回路、30はタイミング生成回
路、31はPLL回路、32はカウンタ、33はデコーダ、41〜4
3,71〜73はｎチャネルトランジスタ、51,52,53はフレー
ム同期検出回路、511はラッチ回路、512はフレームビッ
ト検出回路、513はフレーム同期判定回路を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタルデータを通信するディジタル通
   信装置において、送られてきたディジタルデータを最適
   なタイミングで取込むデータ取込回路であって、 前記送られてきたディジタルデータに同期して、複数の
   異なるタイミングのタイミング信号を発生するタイミン
   グ信号発生手段、 前記タイミング信号発生手段から発生された複数の異な
   るタイミング信号のそれぞれに応じてスイッチングし、
   前記ディジタルデータを出力する複数のスイッチング手
   段、 前記複数のスイッチング手段から出力されたそれぞれの
   ディジタルデータのフレーム同期を検出するフレーム同
   期検出手段、 前記フレーム同期検出手段の同期検出出力に応じて、前
   記スイッチング手段から出力された各ディジタルデータ
   のうちの最もフレーム同期のとれている信号を判別し
   て、そのディジタルデータを出力する判別手段、および 前記判別手段から出力されたディジタルデータを処理す
   るデータ処理手段を備えた、データ取込回路。