JPH0746329B2 - マイクロコンピユ−タ装置 - Google Patents
マイクロコンピユ−タ装置Info
- Publication number
- JPH0746329B2 JPH0746329B2 JP61080108A JP8010886A JPH0746329B2 JP H0746329 B2 JPH0746329 B2 JP H0746329B2 JP 61080108 A JP61080108 A JP 61080108A JP 8010886 A JP8010886 A JP 8010886A JP H0746329 B2 JPH0746329 B2 JP H0746329B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- parity
- ram
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリとしてROMを有するマイクロコンピユー
タ装置に係り、特にメモリのデータチエツクを行うに好
適なマイクロコンピユータ装置に関する。
タ装置に係り、特にメモリのデータチエツクを行うに好
適なマイクロコンピユータ装置に関する。
従来のメモリとしてROMを有するマイクロコンピユータ
装置のデータチエツクを行うには、例えば特開昭60−10
8944号公報に示されるように、電源投入時にROMのデー
タに対応したアドレスをアドレス発生回路で発生させ、
ROMからのデータパターンによりパリテイジエネレータ
でパリテイビツトを生成して、このパリテイビツトをRA
Mに記憶させることにより、これ以降にROMのデータをパ
リテイチエツクするようにしていた。
装置のデータチエツクを行うには、例えば特開昭60−10
8944号公報に示されるように、電源投入時にROMのデー
タに対応したアドレスをアドレス発生回路で発生させ、
ROMからのデータパターンによりパリテイジエネレータ
でパリテイビツトを生成して、このパリテイビツトをRA
Mに記憶させることにより、これ以降にROMのデータをパ
リテイチエツクするようにしていた。
上記従来技術のデータチエツクでは、ROMのデータパタ
ーンによりパリテイビツトを生成するので、メモリ空間
としてはROMの実装エリアだけに限られていた。仮りに
従来技術のデータチエツクをメモリ空間の全エリアに適
用すると、メモリ素子の未実装エリアにおいてパリテイ
チエツクができないか、あるいはメモリ非実装エリアの
ランダムなパターン（通常のメモリ非実装エリアのパタ
ーンはall“1"）によりパリテイビツトが生成されるの
で、もしメモリ非実装エリアをアクセスしてもパリテイ
エラーにならないなどの問題点があつた。
ーンによりパリテイビツトを生成するので、メモリ空間
としてはROMの実装エリアだけに限られていた。仮りに
従来技術のデータチエツクをメモリ空間の全エリアに適
用すると、メモリ素子の未実装エリアにおいてパリテイ
チエツクができないか、あるいはメモリ非実装エリアの
ランダムなパターン（通常のメモリ非実装エリアのパタ
ーンはall“1"）によりパリテイビツトが生成されるの
で、もしメモリ非実装エリアをアクセスしてもパリテイ
エラーにならないなどの問題点があつた。
本発明の目的は、メモリ空間の全エリアについてパリテ
イチエツク可能なパリテイビツトをメモリ素子のパター
ンにより生成し記憶してパリテイチエツクを行うことの
できるマイクロプロセツサ装置を提供するにある。
イチエツク可能なパリテイビツトをメモリ素子のパター
ンにより生成し記憶してパリテイチエツクを行うことの
できるマイクロプロセツサ装置を提供するにある。
上記問題点は、メモリ非実装エリアについてはメモリが
非実装であるという情報を１つのアドレスに対して読み
出し（データＡ），書き込み（データＢ），次に瞬時に
読み出し（データＣ），最後に時間をおいて再び読み出
して（データＤ）、それらのデータを比較して得ること
により解決される。
非実装であるという情報を１つのアドレスに対して読み
出し（データＡ），書き込み（データＢ），次に瞬時に
読み出し（データＣ），最後に時間をおいて再び読み出
して（データＤ）、それらのデータを比較して得ること
により解決される。
上記手段によればそれぞれのデータが次のような関係に
ある場合、メモリがROMかRAMか非実装かが検出される。
すなわち、 （ｉ）データＡ＝D andデータＢ≠Ｃ のときはROMエリア、 （ii）データＢ＝Ｃ＝Ｄ のときはRAMエリア、 （iii）データＡ＝D andデータＢ＝Ｃ andデータＢ≠Ｄ のときはメモリ非実装、 である。
ある場合、メモリがROMかRAMか非実装かが検出される。
すなわち、 （ｉ）データＡ＝D andデータＢ≠Ｃ のときはROMエリア、 （ii）データＢ＝Ｃ＝Ｄ のときはRAMエリア、 （iii）データＡ＝D andデータＢ＝Ｃ andデータＢ≠Ｄ のときはメモリ非実装、 である。
以下に本発明の一実施例を第１図ないし第７図により説
明する。
明する。
第１図は本発明によるマイクロコンピユータ装置の一実
施例を示すハードウエア構成図である。第１図におい
て、１はマイクロプロセツサMPU、２はMPU1のプログラ
ムを格納するプログラムメモリROMで、全メモリ空間中
にメモリ素子のROMとRAMの実装エリアとメモリ素子の未
実装エリアを有する。３はROM2のデータをチエツクする
ための各メモリアドレスのデータに応じたパリテイビツ
トを各メモリアドレスに対応したアドレスに記憶するパ
リテイメモリRAMで、４はROM2の各メモリアドレスにメ
モリ素子が実装されているか否かの実装状態情報を各メ
モリアドレスに対応したアドレスに記憶する実装状態表
示メモリRAMである。
施例を示すハードウエア構成図である。第１図におい
て、１はマイクロプロセツサMPU、２はMPU1のプログラ
ムを格納するプログラムメモリROMで、全メモリ空間中
にメモリ素子のROMとRAMの実装エリアとメモリ素子の未
実装エリアを有する。３はROM2のデータをチエツクする
ための各メモリアドレスのデータに応じたパリテイビツ
トを各メモリアドレスに対応したアドレスに記憶するパ
リテイメモリRAMで、４はROM2の各メモリアドレスにメ
モリ素子が実装されているか否かの実装状態情報を各メ
モリアドレスに対応したアドレスに記憶する実装状態表
示メモリRAMである。
５はMPU1のMR（メモリリード）信号1aによりRAM MR（メ
モリリード）信号5aまたはRAM MW（メモリライト）信号
5bおよびDATA CTL（データコントロール）信号5cを出力
するRAM WRITE CTL（ライトコントロール）回路で、６
はパワーオン（POWER ON）検出器、７はマニアルによる
信号発生装置（MANUAL）である。８はRAM WRITE CTL5の
信号5cによりデータバス15とデータバス18を切り離し
て、データバス18にMPU1がノーオペレーシヨンになるデ
ータパターン（実行が伴わない命令語：スキツプ）を強
制的に出力するDATA CTL（データコントロール）回路
で、９はこの場合のノーオペレーシヨンになる“0"デー
タパターンを発生する“0"GEN（ジエネレータ）であ
る。
モリリード）信号5aまたはRAM MW（メモリライト）信号
5bおよびDATA CTL（データコントロール）信号5cを出力
するRAM WRITE CTL（ライトコントロール）回路で、６
はパワーオン（POWER ON）検出器、７はマニアルによる
信号発生装置（MANUAL）である。８はRAM WRITE CTL5の
信号5cによりデータバス15とデータバス18を切り離し
て、データバス18にMPU1がノーオペレーシヨンになるデ
ータパターン（実行が伴わない命令語：スキツプ）を強
制的に出力するDATA CTL（データコントロール）回路
で、９はこの場合のノーオペレーシヨンになる“0"デー
タパターンを発生する“0"GEN（ジエネレータ）であ
る。
10はアドレスバスによりROM2の全メモリ空間のアドレス
を順次にデコードするアドレスデコーダ（ADDR DECOD
E）である。11はROM2から出力されるデータに応じてパ
リテイビツトを生成するパリテイチエツカー・ジエネレ
ータ（PTY CHECK GEN）である。12はROM2から出力され
るデータに応じてメモリ素子のROMかRAMかまたはメモリ
素子の未実装かを検出するメモリ実装検出回路（MOUNT
DET）である。13はパリテイエラー検出回路（PTY ERR D
ET）、14はエラー処理回路（ERR）である。15はデータ
バス、16はアドレスバス、17はORゲート、18はデータバ
スである。
を順次にデコードするアドレスデコーダ（ADDR DECOD
E）である。11はROM2から出力されるデータに応じてパ
リテイビツトを生成するパリテイチエツカー・ジエネレ
ータ（PTY CHECK GEN）である。12はROM2から出力され
るデータに応じてメモリ素子のROMかRAMかまたはメモリ
素子の未実装かを検出するメモリ実装検出回路（MOUNT
DET）である。13はパリテイエラー検出回路（PTY ERR D
ET）、14はエラー処理回路（ERR）である。15はデータ
バス、16はアドレスバス、17はORゲート、18はデータバ
スである。
第２図は第１図のRAM WRITE CTL5の詳細構成例図であ
る。第２図において、20はフリツプフロツプ（FF）、21
は遅延回路、22はEX−OR回路、23はNAND回路、24,25は
インバータ回路、26はトライステートゲート回路、27は
プルアツプ（PULL UP）抵抗である。第３図は第２図のR
AM WRITE CTL5内信号のタイムチヤートである。第４図
は第１図のDATA CTL8の詳細構成例図である。第４図に
おいて、41,42はインバータ回路、43,44はNAND回路、4
5,46,47はトライステートゲート回路である。
る。第２図において、20はフリツプフロツプ（FF）、21
は遅延回路、22はEX−OR回路、23はNAND回路、24,25は
インバータ回路、26はトライステートゲート回路、27は
プルアツプ（PULL UP）抵抗である。第３図は第２図のR
AM WRITE CTL5内信号のタイムチヤートである。第４図
は第１図のDATA CTL8の詳細構成例図である。第４図に
おいて、41,42はインバータ回路、43,44はNAND回路、4
5,46,47はトライステートゲート回路である。
第５図は第１図のROM2、RAM3,4のメモリ構成例を表わす
概念図である。第５図において、ROM2の全メモリ空間
（０番地〜Ｎ番地）中にメモリ素子のROMとRAMを実装す
るエリアと、メモリ素子のROMもRAMも実装されていない
メモリ未実装エリアを有する。つまりROM2にはメモリ未
実装エリアとしてメモリ素子のROMもRAMも存在しないエ
リアが存在するが、回路上にはソケツトあるいは端等が
存在するものとして該ソケツトなどにROMもRAMも実装し
ていないイメージである。第６図は第１図のメモリ実装
検出回路12のROM2のROMかRAMか未実装エリアか判定する
タイムチヤートである。また第７図は第１図の動作を説
明するフローチヤートである。
概念図である。第５図において、ROM2の全メモリ空間
（０番地〜Ｎ番地）中にメモリ素子のROMとRAMを実装す
るエリアと、メモリ素子のROMもRAMも実装されていない
メモリ未実装エリアを有する。つまりROM2にはメモリ未
実装エリアとしてメモリ素子のROMもRAMも存在しないエ
リアが存在するが、回路上にはソケツトあるいは端等が
存在するものとして該ソケツトなどにROMもRAMも実装し
ていないイメージである。第６図は第１図のメモリ実装
検出回路12のROM2のROMかRAMか未実装エリアか判定する
タイムチヤートである。また第７図は第１図の動作を説
明するフローチヤートである。
いま、第１図のマイクロプロセツサ装置に電源が投入さ
れると、パワーオン（POWER ON）検出器６による検出信
号6aまたはマニユアルによる信号発生装置（MANUAL）７
による信号7aをORゲート17を介して、信号17aによりRAM
WRITE CTL5に伝える。RAM WRITE CTL5は電源投入によ
り動作開始したMPU1により出力されたMR（メモリリー
ド）信号1aを次のように加工する。
れると、パワーオン（POWER ON）検出器６による検出信
号6aまたはマニユアルによる信号発生装置（MANUAL）７
による信号7aをORゲート17を介して、信号17aによりRAM
WRITE CTL5に伝える。RAM WRITE CTL5は電源投入によ
り動作開始したMPU1により出力されたMR（メモリリー
ド）信号1aを次のように加工する。
第２図のRAM WRITE CTL5でパワーオンの信号17aはFF20
にラツチされ、DATA CTL信号5cを出力する。一方のMPU1
からのMR（▲▼）信号1aはDATA CTL信号5cによつ
て、そのまま 5aになるかあるいは加工されて 5bになるか決定される。このときインバータ回路25,プ
ルアツプ抵抗27などの回路によつて、RAM MR信号5aとRA
M MW信号5bは必ずどちらかに選択される。RAM MW信号5b
は遅延回路21,EX−OR回路22,インバータ回路24,NAND回
路23により、第３図のRAM WRITE CTL5内信号のタイムチ
ヤートで のようにMPU1からの▲▼信号1aの後縁より時間Ｔだ
け早く の後縁が立ち上るように加工される。この第３図のRAM
WRITE CTL5内信号のタイムチヤートには、パワーオン
（POWER ON）後に、MPU1からのMR（▲▼）信号が 5aまたは 5bに変換されるタイミングと、第１図のアドレスデコー
ダ（ADDR DECODE）10からの信号10aによりRAM3,4に対す
るREAD（リード）とWRITE（ライト）のモードを制御し
ているタイミングが示される。
にラツチされ、DATA CTL信号5cを出力する。一方のMPU1
からのMR（▲▼）信号1aはDATA CTL信号5cによつ
て、そのまま 5aになるかあるいは加工されて 5bになるか決定される。このときインバータ回路25,プ
ルアツプ抵抗27などの回路によつて、RAM MR信号5aとRA
M MW信号5bは必ずどちらかに選択される。RAM MW信号5b
は遅延回路21,EX−OR回路22,インバータ回路24,NAND回
路23により、第３図のRAM WRITE CTL5内信号のタイムチ
ヤートで のようにMPU1からの▲▼信号1aの後縁より時間Ｔだ
け早く の後縁が立ち上るように加工される。この第３図のRAM
WRITE CTL5内信号のタイムチヤートには、パワーオン
（POWER ON）後に、MPU1からのMR（▲▼）信号が 5aまたは 5bに変換されるタイミングと、第１図のアドレスデコー
ダ（ADDR DECODE）10からの信号10aによりRAM3,4に対す
るREAD（リード）とWRITE（ライト）のモードを制御し
ているタイミングが示される。
いまRAMへRAS情報をライトするモード（RAM WRITEモー
ド）では、第１図のMPU1が動作開始して出力したMR信号
1aによりROM2をリードし、MPU1によりROM2のアドレツシ
ング可能な全メモリ空間に対応したアドレスを０番地か
らスタートして順次に出力されるアドレスバス16上のア
ドレスに従つたメモリの内容をデータバス15に出力す
る。この出力データのパターンに応じてパリテイチエツ
カー・ジエネレータ（PTY CHECK GEN）11によりパリテ
イビツトが生成される。一方でMPUから出力したMR信号1
aは上記のRAM WRITE CTL5により加工されたRAM WRITE信
号1bとしてRAM3に入力する。これにより上記のパリテイ
チエツカー・ジエネレータ11からのパリテイビツトがRA
M3に記憶される。
ド）では、第１図のMPU1が動作開始して出力したMR信号
1aによりROM2をリードし、MPU1によりROM2のアドレツシ
ング可能な全メモリ空間に対応したアドレスを０番地か
らスタートして順次に出力されるアドレスバス16上のア
ドレスに従つたメモリの内容をデータバス15に出力す
る。この出力データのパターンに応じてパリテイチエツ
カー・ジエネレータ（PTY CHECK GEN）11によりパリテ
イビツトが生成される。一方でMPUから出力したMR信号1
aは上記のRAM WRITE CTL5により加工されたRAM WRITE信
号1bとしてRAM3に入力する。これにより上記のパリテイ
チエツカー・ジエネレータ11からのパリテイビツトがRA
M3に記憶される。
このパリテイRAM3にROM2のデータパターンに応じたパリ
テイビツトをライトしている時に、DATA CTL8はRAM WRI
TE CTL5の信号5cにより、データバス15とデータバス18
を切り離して、データバス18にMPU1がノーオペレーシヨ
ンになるデータパターンを強制的に出力する。第４図の
DATA CTL8ではデータバス15,18のうちの１本の回路を示
していて、RAM WRITE CTL5のDATA CTL信号5cの制御によ
り強制的に“0"GEN9で発生した“0"データパターンをデ
ータバス18上に流す。これによりMPU1はノーオペレーシ
ヨンの命令を検出し、実行を行わずにROM2の次のアドレ
スをリードするためアドレスを１へ進めて再度MR信号1a
を出力する。このようにしてMPU1によりROM2の全メモリ
空間のアドレスをすべて出し終わると、パリテイRAM3に
はパリテイビツト情報を全メモリ空間について記憶され
る。
テイビツトをライトしている時に、DATA CTL8はRAM WRI
TE CTL5の信号5cにより、データバス15とデータバス18
を切り離して、データバス18にMPU1がノーオペレーシヨ
ンになるデータパターンを強制的に出力する。第４図の
DATA CTL8ではデータバス15,18のうちの１本の回路を示
していて、RAM WRITE CTL5のDATA CTL信号5cの制御によ
り強制的に“0"GEN9で発生した“0"データパターンをデ
ータバス18上に流す。これによりMPU1はノーオペレーシ
ヨンの命令を検出し、実行を行わずにROM2の次のアドレ
スをリードするためアドレスを１へ進めて再度MR信号1a
を出力する。このようにしてMPU1によりROM2の全メモリ
空間のアドレスをすべて出し終わると、パリテイRAM3に
はパリテイビツト情報を全メモリ空間について記憶され
る。
つぎにアドレスデコーダ10はROM2の全メモリ空間の最終
アドレスをアドレスバス16よりデコードして、信号10a
によりRAM WRITE CTL5に伝える。これにより第２図のRA
M WRITE CTL5のFF20の状態を切り換えてDATA CTL信号5c
を制御することにより、MPU1のMR信号1aをRAM WRITE CT
L5からRAM MR信号5aとしてRAM3,4へ出力させる。またRA
M WRITE CTL5からのDATA CTL信号5cにより、第４図のDA
TA CTL8はデータバス15とデータバス18を接続する。
アドレスをアドレスバス16よりデコードして、信号10a
によりRAM WRITE CTL5に伝える。これにより第２図のRA
M WRITE CTL5のFF20の状態を切り換えてDATA CTL信号5c
を制御することにより、MPU1のMR信号1aをRAM WRITE CT
L5からRAM MR信号5aとしてRAM3,4へ出力させる。またRA
M WRITE CTL5からのDATA CTL信号5cにより、第４図のDA
TA CTL8はデータバス15とデータバス18を接続する。
いま上記の信号切換えを行つた後のRAMのリード専用モ
ード（RAM READモード）では、MPU1は再びMR信号1aによ
りROM2の全メモリ空間に対応したアドレスを０番地から
スタートして順次に出力されるアドレスバス16上のアド
レスに従い、マイクロプログラムによりROM2の全メモリ
空間の全てのアドレスについて各アドレスごとに第６図
のタイミングでそれぞれ書込み（ライト）および読出し
（リード）を繰り返して、それぞれのデータパターンの
比較によりメモリ素子がROMかRAMか未実装かの判定をメ
モリ実装検出回路（MOUNT DET）12により次のように行
う。すなわち、 初めに１つのアドレスに対してメモリの内容を読み
出して記憶し（データＡとする）、 次にデータＡ以外のデータＢを同一アドレスのメモ
リに書き込むと共に記憶し（データＢ）、 瞬時のうちに同一アドレスのメモリの内容を読み出
して記憶し（データＣ）、 時間をおいて再び同一アドレスのメモリの内容を読
み出す（データＤ）。
ード（RAM READモード）では、MPU1は再びMR信号1aによ
りROM2の全メモリ空間に対応したアドレスを０番地から
スタートして順次に出力されるアドレスバス16上のアド
レスに従い、マイクロプログラムによりROM2の全メモリ
空間の全てのアドレスについて各アドレスごとに第６図
のタイミングでそれぞれ書込み（ライト）および読出し
（リード）を繰り返して、それぞれのデータパターンの
比較によりメモリ素子がROMかRAMか未実装かの判定をメ
モリ実装検出回路（MOUNT DET）12により次のように行
う。すなわち、 初めに１つのアドレスに対してメモリの内容を読み
出して記憶し（データＡとする）、 次にデータＡ以外のデータＢを同一アドレスのメモ
リに書き込むと共に記憶し（データＢ）、 瞬時のうちに同一アドレスのメモリの内容を読み出
して記憶し（データＣ）、 時間をおいて再び同一アドレスのメモリの内容を読
み出す（データＤ）。
これによりメモリ実装検出回路12は次の関係式によりメ
モリ実装状態を判定する。すなわち、 （ｉ）データＡ＝D andデータＢ≠Ｃ のときはROM実装エリア、 （ii）データＢ＝Ｃ＝Ｄ のときはRAM実装エリア、 （iii）データＡ＝D andデータＢ＝Ｃ andデータＢ≠Ｄ のときはメモリ非実装エリア、 とする（“and"は論理積のand条件である）。
モリ実装状態を判定する。すなわち、 （ｉ）データＡ＝D andデータＢ≠Ｃ のときはROM実装エリア、 （ii）データＢ＝Ｃ＝Ｄ のときはRAM実装エリア、 （iii）データＡ＝D andデータＢ＝Ｃ andデータＢ≠Ｄ のときはメモリ非実装エリア、 とする（“and"は論理積のand条件である）。
なお上記の関係式はメモリ未実装エリアについてはで
書き込んだデータＢが浮遊容量により一時的に保存され
る特性（ダイナミツクRAMの原理）を利用している。つ
まりメモリ未実装エリアの特性として、メモリ素子のRO
MかRAMかが実装されていないので回路的にはオープン状
態であるが、しかし浮遊容量などのわずかな容量が存在
する。したがつて第６図のタイミングにより、上記の
であるデータＢをメモリの未実装エリアにライトし、
で即座に同じエリアをリードするとそのときのデータＣ
としては浮遊容量などの容量により蓄えられた電荷によ
りでライトしたデータＢのパターンが読める（データ
Ｂ＝Ｃ）。しかしで時間をおいて同じエリアをリード
してもそのときのデータＤとしては浮遊容量などの容量
に蓄えられた電荷が放電しているのででライトしたデ
ータＢのパターンは消失して読めない（通常はall
“1"）（パターンＢ≠Ｄ）。かくして上記のメモリ素子
がROMかRAMか未実装かを判定する関係式は、（ｉ）ROM
実装エリアの場合にはデータＡ＝Ｄ（ROMの読出しデー
タは不変）かつデータＢ≠Ｃ（ROMへの書込みは不可）
となる。（ii）RAM実装エリアの場合にはデータＢ＝Ｃ
＝Ｄ（RAMへ書き込んだデータはすぐ読み出しても時間
をおいて読み出しても書き込んだデータのパターンと同
じ）となる。また（iii）メモリ未実装エリアの場合に
はデータＡ＝Ｄ＝固定パターン（時間をおいて安定した
時に読み出したデータはメモリ未実装ゆえ通常の固定パ
ターンall“1"になる）で、かつデータＢ＝Ｃかつデー
タＢ≠Ｄ（上記の未実装エリアの特性による）となる。
書き込んだデータＢが浮遊容量により一時的に保存され
る特性（ダイナミツクRAMの原理）を利用している。つ
まりメモリ未実装エリアの特性として、メモリ素子のRO
MかRAMかが実装されていないので回路的にはオープン状
態であるが、しかし浮遊容量などのわずかな容量が存在
する。したがつて第６図のタイミングにより、上記の
であるデータＢをメモリの未実装エリアにライトし、
で即座に同じエリアをリードするとそのときのデータＣ
としては浮遊容量などの容量により蓄えられた電荷によ
りでライトしたデータＢのパターンが読める（データ
Ｂ＝Ｃ）。しかしで時間をおいて同じエリアをリード
してもそのときのデータＤとしては浮遊容量などの容量
に蓄えられた電荷が放電しているのででライトしたデ
ータＢのパターンは消失して読めない（通常はall
“1"）（パターンＢ≠Ｄ）。かくして上記のメモリ素子
がROMかRAMか未実装かを判定する関係式は、（ｉ）ROM
実装エリアの場合にはデータＡ＝Ｄ（ROMの読出しデー
タは不変）かつデータＢ≠Ｃ（ROMへの書込みは不可）
となる。（ii）RAM実装エリアの場合にはデータＢ＝Ｃ
＝Ｄ（RAMへ書き込んだデータはすぐ読み出しても時間
をおいて読み出しても書き込んだデータのパターンと同
じ）となる。また（iii）メモリ未実装エリアの場合に
はデータＡ＝Ｄ＝固定パターン（時間をおいて安定した
時に読み出したデータはメモリ未実装ゆえ通常の固定パ
ターンall“1"になる）で、かつデータＢ＝Ｃかつデー
タＢ≠Ｄ（上記の未実装エリアの特性による）となる。
上記によりメモリ実装検出回路12がROM2の全メモリ空間
についてメモリエリアがROM実装エリアかRAM実装エリア
かメモリ未実装エリアかを検出すると、それらのメモリ
状態を示すメモリ状態表示ビツトをメモリ実装状態表示
ROM4に記憶するとともに、メモリ未実装エリアのアドレ
スについてはパリテイRAM3にパリテイエラーを検出する
ようなパリテイビツトをパリテイチエツカー・ジエネレ
ータ11より書き込む。
についてメモリエリアがROM実装エリアかRAM実装エリア
かメモリ未実装エリアかを検出すると、それらのメモリ
状態を示すメモリ状態表示ビツトをメモリ実装状態表示
ROM4に記憶するとともに、メモリ未実装エリアのアドレ
スについてはパリテイRAM3にパリテイエラーを検出する
ようなパリテイビツトをパリテイチエツカー・ジエネレ
ータ11より書き込む。
ついで通常のプログラムを実行して、パリテイRAM3の出
力データ3aとメモリ実装状態表示RAM4の出力データ4aと
ROM2の出力データパターンをパリテイチエツカー・ジエ
ネレータ11で比較してROM2のデータをチエツクすること
により、 メモリの実装エリアにおいてパリテイエラーが発生
した場合、 メモリの非実装エリアのアドレスをアクセスした場
合、 において、パリテイチエツカー・ジエネレータ11の信号
11aによつてパリテイエラー検出回路（PTY ERR DET）13
にデータが入力され、さらにエラー処理回路（ERR）14
に伝えることによりパリテイエラー処理される。
力データ3aとメモリ実装状態表示RAM4の出力データ4aと
ROM2の出力データパターンをパリテイチエツカー・ジエ
ネレータ11で比較してROM2のデータをチエツクすること
により、 メモリの実装エリアにおいてパリテイエラーが発生
した場合、 メモリの非実装エリアのアドレスをアクセスした場
合、 において、パリテイチエツカー・ジエネレータ11の信号
11aによつてパリテイエラー検出回路（PTY ERR DET）13
にデータが入力され、さらにエラー処理回路（ERR）14
に伝えることによりパリテイエラー処理される。
以上のように本実施例によれば、マイクロコンピユータ
を備えた装置（マイクロコンピユータ装置）のメモリの
パリテイチエツクにおいて、電源投入時にメモリの最初
のアドレスから最終アドレスまでを順次に読み出し、そ
の読出しパターンによりパリテイビツトを生成してメモ
リのアドレスに対応した１ビツトのパリテイRAMに書き
込むとともに、メモリの未実装エリアについては未実装
であるという情報を１ビツトのメモリ実装状態表示メモ
リに書き込むことにより、ROMで構成されたメモリ空間
に対するパリテイチエツク用ROMを不要とするととも
に、メモリ未実装エリアについては必ずパリテイチエツ
クエラーが検出できる。
を備えた装置（マイクロコンピユータ装置）のメモリの
パリテイチエツクにおいて、電源投入時にメモリの最初
のアドレスから最終アドレスまでを順次に読み出し、そ
の読出しパターンによりパリテイビツトを生成してメモ
リのアドレスに対応した１ビツトのパリテイRAMに書き
込むとともに、メモリの未実装エリアについては未実装
であるという情報を１ビツトのメモリ実装状態表示メモ
リに書き込むことにより、ROMで構成されたメモリ空間
に対するパリテイチエツク用ROMを不要とするととも
に、メモリ未実装エリアについては必ずパリテイチエツ
クエラーが検出できる。
以上の説明のように本発明によれば、マイクロコンピユ
ータ装置のROMで構成されたメモリ空間に対するパリテ
イチエツク用ROMが不要となるうえ、メモリ非実装エリ
アについては必ずパリテイチエツクエラーを検出可能と
なる。
ータ装置のROMで構成されたメモリ空間に対するパリテ
イチエツク用ROMが不要となるうえ、メモリ非実装エリ
アについては必ずパリテイチエツクエラーを検出可能と
なる。
第１図は本発明によるマイクロコンピユータ装置の一実
施例を示すハードウエア構成図、第２図は第１図のRAM
WRITEコントロール回路の詳細構成図、第３図は第２図
の信号タイムチヤート、第４図は第１図のDATAコントロ
ール回路の詳細構成図、第５図は第１図のROM,RAMのメ
モリ構成例図、第６図は第１図のメモリ実装検出回路の
判定タイムチヤート、第７図は第１図の動作フローチヤ
ートである。 １……MPU、２……ROM、３……パリテイRAM、４……実
装状態表示メモリ、５……RAM WRITEコントロール回
路、６……パワーオン検出器、８……DATAコントロール
回路、９……“0"発生回路、10……アドレスデコーダ、
11……パリテイチエツカー・ジエネレータ、12……メモ
リ実装検出回路、13……パリテイエラー検出回路、14…
…エラー処理回路。
施例を示すハードウエア構成図、第２図は第１図のRAM
WRITEコントロール回路の詳細構成図、第３図は第２図
の信号タイムチヤート、第４図は第１図のDATAコントロ
ール回路の詳細構成図、第５図は第１図のROM,RAMのメ
モリ構成例図、第６図は第１図のメモリ実装検出回路の
判定タイムチヤート、第７図は第１図の動作フローチヤ
ートである。 １……MPU、２……ROM、３……パリテイRAM、４……実
装状態表示メモリ、５……RAM WRITEコントロール回
路、６……パワーオン検出器、８……DATAコントロール
回路、９……“0"発生回路、10……アドレスデコーダ、
11……パリテイチエツカー・ジエネレータ、12……メモ
リ実装検出回路、13……パリテイエラー検出回路、14…
…エラー処理回路。
フロントページの続き (72)発明者 佐竹 雅人 茨城県日立市大みか町５丁目２番１号 株 式会社日立製作所大みか工場内 (56)参考文献 特開 昭60−108944（ＪＰ，Ａ) 特開 昭58−125125（ＪＰ，Ａ) 特開 昭56−134397（ＪＰ，Ａ) 特開 昭57−117187（ＪＰ，Ａ)
Claims (1)
- 【請求項１】メモリエリアにアクセスして読み出したデ
ータパターンに基づきパリティビットを生成してパリテ
ィ記憶手段に書き込む書込手段と、前記パリティ記憶手
段に書き込まれているパリティビットでメモリエリアの
パリティチェックを行うパリティチェック手段とを備え
るマイクロコンピュータ装置において、 メモリエリアの各アドレスに対し初めそのアドレスのデ
ータを読出してデータＡとし次にデータＡ以外のデータ
を同アドレスに書き込んでデータＢとすると共に瞬時の
うちに同アドレスのデータを読出してデータＣとしその
後に時間をおいて再び同アドレスのデータを読出してデ
ータＤとし Ａ＝Ｄ 及び Ｂ≠Ｃのとき ROM実装 Ｂ＝Ｃ＝Ｄのとき RAM実装 Ａ＝Ｄ 及び Ｂ＝Ｃ 及び Ｂ≠Ｄのとき メモリ非
実装 と判定する判定手段を備え、 前記書込手段は、前記判定手段がメモリ非実装と判定し
たメモリエリアのアドレスについてはパリティエラーと
なるパリティビットを生成して前記パリティ記憶手段に
書き込むことを特徴とするマイクロコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080108A JPH0746329B2 (ja) | 1986-04-09 | 1986-04-09 | マイクロコンピユ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080108A JPH0746329B2 (ja) | 1986-04-09 | 1986-04-09 | マイクロコンピユ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62237551A JPS62237551A (ja) | 1987-10-17 |
| JPH0746329B2 true JPH0746329B2 (ja) | 1995-05-17 |
Family
ID=13708989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61080108A Expired - Lifetime JPH0746329B2 (ja) | 1986-04-09 | 1986-04-09 | マイクロコンピユ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746329B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08137763A (ja) * | 1994-11-04 | 1996-05-31 | Fujitsu Ltd | フラッシュメモリ制御装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134397A (en) * | 1980-03-21 | 1981-10-21 | Tokyo Electric Co Ltd | Memory function check system for extended ram of electronic equipment |
| JPS6055857B2 (ja) * | 1981-01-12 | 1985-12-06 | 日産自動車株式会社 | メモリの識別方法 |
| JPS58125125A (ja) * | 1982-01-21 | 1983-07-26 | Toshiba Corp | プログラムの起動方法 |
| JPS60108944A (ja) * | 1983-11-17 | 1985-06-14 | Toshiba Corp | 記憶装置 |
-
1986
- 1986-04-09 JP JP61080108A patent/JPH0746329B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62237551A (ja) | 1987-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6119248A (en) | Operating system notification of correctable error in computer information | |
| JP2696511B2 (ja) | パワーダウンモードからの復帰方式 | |
| US5305445A (en) | System and method employing extended memory capacity detection | |
| JPH01108653A (ja) | メモリ内容保護回路 | |
| JPS59189423A (ja) | マイクロコンピュータ | |
| JPH0746329B2 (ja) | マイクロコンピユ−タ装置 | |
| JP3350198B2 (ja) | バックアップ機能付き記憶システム | |
| JP2005078632A (ja) | メモリをテストするシステムおよび方法 | |
| JPH04165548A (ja) | メモリアドレス制御方式 | |
| JP3507193B2 (ja) | ロード・ストア命令処理装置 | |
| JPS6346466B2 (ja) | ||
| JPH07191905A (ja) | 情報処理装置 | |
| JPS623520B2 (ja) | ||
| JP3172981B2 (ja) | 未使用メモリ空間アクセスエラー検出回路 | |
| JP3344432B2 (ja) | 情報処理装置 | |
| JP3166167B2 (ja) | マイクロコンピュータ | |
| JPH11194975A (ja) | メモリシステム | |
| JPH06110721A (ja) | メモリ制御装置 | |
| JP2919357B2 (ja) | Ｃｐｕインタフェース回路 | |
| JP2591515B2 (ja) | １チップメモリデバイス | |
| JP3166667B2 (ja) | エミュレーション用マイクロコンピュータ | |
| JPH05265864A (ja) | メモリ管理回路及びメモリ管理回路付きのプロセッサユニット | |
| JPS6142185Y2 (ja) | ||
| JPH03176710A (ja) | 情報処理装置の初期化制御方式 | |
| JPH05233467A (ja) | スクラッチパッドメモリ制御方式 |