JPH0746703B2 - Ｒｏｍ半導体装置の製造方法 - Google Patents
Ｒｏｍ半導体装置の製造方法Info
- Publication number
- JPH0746703B2 JPH0746703B2 JP60260432A JP26043285A JPH0746703B2 JP H0746703 B2 JPH0746703 B2 JP H0746703B2 JP 60260432 A JP60260432 A JP 60260432A JP 26043285 A JP26043285 A JP 26043285A JP H0746703 B2 JPH0746703 B2 JP H0746703B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- rom
- electrode layer
- connection circuit
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はROM半導体装置、特に２層配線を用いたROM半導
体装置に関する。
体装置に関する。
（ロ）従来の技術 ROM半導体装置では以下の３種が良く用いられている。
第５図に示されるROM半導体装置はコンタクトROMと呼ば
れており、コンタクトの有無により情報を記憶する。図
に於いて、（31）はデータの読み出しをするデータライ
ン、（32）は各ビットのアドレスラインであり、ROM内
の各MOSトランジスタのゲートを構成している。（33）
はコンタクト孔であり、コンタクト孔（33）を設けた所
にMOSトランジスタが形成される。（34）はMOSトランジ
スタのソース領域を形成する拡散層であり、（35）はMO
Sトランジスタのドレイン領域を形成する拡散層であ
る。
れており、コンタクトの有無により情報を記憶する。図
に於いて、（31）はデータの読み出しをするデータライ
ン、（32）は各ビットのアドレスラインであり、ROM内
の各MOSトランジスタのゲートを構成している。（33）
はコンタクト孔であり、コンタクト孔（33）を設けた所
にMOSトランジスタが形成される。（34）はMOSトランジ
スタのソース領域を形成する拡散層であり、（35）はMO
Sトランジスタのドレイン領域を形成する拡散層であ
る。
第６図に示されるROM半導体装置はフィールドROMと呼ば
れており、MOSトランジスタのフィールド酸化膜の有無
により情報を記憶する。図に於いて、（41）はデータの
読み出しをするデータライン、（42）は各ビットのアド
レスラインであり、ROM内の各MOSトランジスタのゲート
を構成している。（43）はコンタクト孔である。（44）
はMOSトランジスタのソース領域を形成する拡散層であ
り、（45）はMOSトランジスタのドレイン領域を形成す
る拡散層である。
れており、MOSトランジスタのフィールド酸化膜の有無
により情報を記憶する。図に於いて、（41）はデータの
読み出しをするデータライン、（42）は各ビットのアド
レスラインであり、ROM内の各MOSトランジスタのゲート
を構成している。（43）はコンタクト孔である。（44）
はMOSトランジスタのソース領域を形成する拡散層であ
り、（45）はMOSトランジスタのドレイン領域を形成す
る拡散層である。
第７図に示されるROM半導体装置はデプレッションROMと
呼ばれており、MOSトランジスタのチャンネル領域への
不純物の注入の有無により情報を記憶する。（51）はデ
ータの読み出しをするデータライン、（52）は各ビット
のアドレスラインであり、ROM内の各MOSトランジスタの
ゲートを構成している。（53）はROM内のMOSトランジス
タのソース・ドレイン領域を形成する拡散領域である。
（54）はデータを記憶させるためのMOSトランジスタの
チャンネル領域への不純物の注入領域を示しており、注
入の無いMOSトランジスタはノーマリオフ、注入のある
トランジスタはノーマリオンとなっている。
呼ばれており、MOSトランジスタのチャンネル領域への
不純物の注入の有無により情報を記憶する。（51）はデ
ータの読み出しをするデータライン、（52）は各ビット
のアドレスラインであり、ROM内の各MOSトランジスタの
ゲートを構成している。（53）はROM内のMOSトランジス
タのソース・ドレイン領域を形成する拡散領域である。
（54）はデータを記憶させるためのMOSトランジスタの
チャンネル領域への不純物の注入領域を示しており、注
入の無いMOSトランジスタはノーマリオフ、注入のある
トランジスタはノーマリオンとなっている。
ROM半導体装置は例えばUSP3,541,543号の第１図に示さ
れる様にAND−OR構成になっており、直列接続回路は第
７図に示すデプレッションROMを用いて構成し、並列接
続回路は第５図および第６図に示されるコンタクトROM
およびフィールドROMを用いて構成されている。斯るROM
半導体装置はマイコンの一部として同一チップに組み込
まれ、マイコンの機能に従ってROMの書き換えを行って
いる。一般的にはマイコン等ではROM半導体装置はNAND
−NOR構成となっており、NOR構成はＰチャンネルMOSト
ランジスタの直列接続あるいはＮチャンネルMOSトラン
ジスタの並列接続となり、NAND構成はＮチャンネルMOS
トランジスタの直列接続あるいはＰチャンネルMOSトラ
ンジスタの並列接続となっている。
れる様にAND−OR構成になっており、直列接続回路は第
７図に示すデプレッションROMを用いて構成し、並列接
続回路は第５図および第６図に示されるコンタクトROM
およびフィールドROMを用いて構成されている。斯るROM
半導体装置はマイコンの一部として同一チップに組み込
まれ、マイコンの機能に従ってROMの書き換えを行って
いる。一般的にはマイコン等ではROM半導体装置はNAND
−NOR構成となっており、NOR構成はＰチャンネルMOSト
ランジスタの直列接続あるいはＮチャンネルMOSトラン
ジスタの並列接続となり、NAND構成はＮチャンネルMOS
トランジスタの直列接続あるいはＰチャンネルMOSトラ
ンジスタの並列接続となっている。
（ハ）発明が解決しようとする問題点 斯上したROM半導体装置の書き換えを行う場合、直列接
続回路のMOSトランジスタの選択による書き換えと並列
接続回路のMOSトランジスタの選択による書き換えとを
行なわなくてはならず、直列接続回路と並列接続回路と
はそのROM構成を異にしているので２工程のプロセスで
マスクの変更をして書き換えを行なう必要がある。この
ためROMの書き換えに長期間を要する欠点があった。
続回路のMOSトランジスタの選択による書き換えと並列
接続回路のMOSトランジスタの選択による書き換えとを
行なわなくてはならず、直列接続回路と並列接続回路と
はそのROM構成を異にしているので２工程のプロセスで
マスクの変更をして書き換えを行なう必要がある。この
ためROMの書き換えに長期間を要する欠点があった。
（ニ）問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、ROM半導体装置
を２層配線を用いて形成し、直列接続回路は第１電極層
の切換でMOSトランジスタの選択を行い、並列接続回路
はデータラインを第２電極層で形成しコンタクト孔まで
のMOSトランジスタのドレイン電極の有無でMOSトランジ
スタの選択を行い、従来の欠点を大巾に改善した切換の
容易なROM半導体装置を実現するものである。
を２層配線を用いて形成し、直列接続回路は第１電極層
の切換でMOSトランジスタの選択を行い、並列接続回路
はデータラインを第２電極層で形成しコンタクト孔まで
のMOSトランジスタのドレイン電極の有無でMOSトランジ
スタの選択を行い、従来の欠点を大巾に改善した切換の
容易なROM半導体装置を実現するものである。
（ホ）作用 本発明に依れば、ROM半導体装置の直列接続回路も並列
接続回路も２層配線の第１電極層の変更のみでROMの内
容の切換を行なえるので第１電極層の一枚のマスクの変
更で良くなった。
接続回路も２層配線の第１電極層の変更のみでROMの内
容の切換を行なえるので第１電極層の一枚のマスクの変
更で良くなった。
（ヘ）実施例 本発明に依るROM半導体装置を第１図乃至第４図を参照
して詳述する。
して詳述する。
第１図および第２図は本発明のROM半導体装置の直列接
続回路を説明する回路図および断面図である。直列接続
回路はデータラインとアドレスラインの交点に形成され
た各MOSトランジスタ（１）…（１）を直列接続されて
形成され、各MOSトランジスタ（１）…（１）の有無の
選択は不要のMOSトランジスタ（１）のソース・ドレイ
ン間を配線で短絡して行なわれている。第２図はその構
造を示し、半導体基板（２）表面に離間してソース又は
ドレイン領域となる拡散層（３）を設け、拡散層（３）
間のチャンネル領域（４）上にゲート酸化膜（５）を介
してポリシリコンより成るゲート電極（６）として働く
アドレスラインを設け、基板（２）表面を被覆する第１
の絶縁膜（７）上にはアルミニウムより成る第１電極層
（８）を設け、第１電極層（８）上には層間絶縁を行う
第２の絶縁膜（９）を設け、第２の絶縁膜（９）上には
アルミニウムより成る第２電極層（10）を設けている。
従って直列接続回路では不要のMOSトランジスタは第１
電極層（８）でソース・ドレイン間を短絡して情報の記
憶を行っている。
続回路を説明する回路図および断面図である。直列接続
回路はデータラインとアドレスラインの交点に形成され
た各MOSトランジスタ（１）…（１）を直列接続されて
形成され、各MOSトランジスタ（１）…（１）の有無の
選択は不要のMOSトランジスタ（１）のソース・ドレイ
ン間を配線で短絡して行なわれている。第２図はその構
造を示し、半導体基板（２）表面に離間してソース又は
ドレイン領域となる拡散層（３）を設け、拡散層（３）
間のチャンネル領域（４）上にゲート酸化膜（５）を介
してポリシリコンより成るゲート電極（６）として働く
アドレスラインを設け、基板（２）表面を被覆する第１
の絶縁膜（７）上にはアルミニウムより成る第１電極層
（８）を設け、第１電極層（８）上には層間絶縁を行う
第２の絶縁膜（９）を設け、第２の絶縁膜（９）上には
アルミニウムより成る第２電極層（10）を設けている。
従って直列接続回路では不要のMOSトランジスタは第１
電極層（８）でソース・ドレイン間を短絡して情報の記
憶を行っている。
第３図および第４図は本発明のROM半導体装置の直列接
続回路を説明する回路図および断面図である。並列接続
回路はデータラインとアドレスラインの交点に形成され
た各MOSトランジスタ（11）…（11）を並列接続されて
形成され、各MOSトランジスタ（11）…（11）の有無の
選択は第２電極層（21）のデータラインのコンタクト孔
まで第１電極層（19）で形成される各MOSトランジスタ
（11）のドレイン電極の有無により行なわれているる即
ちMOSトランジスタ（11）を有とするときは第１電極層
（19）で形成されるドレイン電極を延在させて第２電極
層（21）のデータラインと接続するのである。第４図は
その構造を示し、半導体基板（12）表面に離間してソー
ス領域（13）とドレイン領域（14）とを拡散により設
け、両領域（13）（14）間のチャンネル領域（15）上に
ゲート酸化膜（16）を介してポリシリコンより成るゲー
ト電極（17）として働くアドレスラインを設け、基板
（12）表面を被覆する第１の絶縁膜（18）上にはアルミ
ニウムより成る第１電極層（19）を各MOSトランジスタ
のドレイン領域（14）とオーミックコンタクトして設
け、第１電極層（19）上には層間絶縁を行う第２の絶縁
膜（20）を設け、第２の絶縁層（20）上にはアルミニウ
ムより成る第２電極層（21）でデータラインを設けてい
る。ソース領域（13）は隣接するMOSトランジスタ（1
1）で共用される。データラインのコンタクト孔は各MOS
トランジスタのソース領域（13）上に形成され、コンタ
クト孔（22）下の第１の絶縁膜（18）上には第１電極層
（19）を島状に設けている。従って並列接続回路ではMO
Sトランジスタ（11）が有の場合には、第１電極層（1
9）でMOSトランジスタ（11）のドレイン電極（23）をコ
ンタクト孔（22）まで延在してデータラインとMOSトラ
ンジスタ（11）のドレイン電極（23）とを接続して情報
の記憶を行っている。
続回路を説明する回路図および断面図である。並列接続
回路はデータラインとアドレスラインの交点に形成され
た各MOSトランジスタ（11）…（11）を並列接続されて
形成され、各MOSトランジスタ（11）…（11）の有無の
選択は第２電極層（21）のデータラインのコンタクト孔
まで第１電極層（19）で形成される各MOSトランジスタ
（11）のドレイン電極の有無により行なわれているる即
ちMOSトランジスタ（11）を有とするときは第１電極層
（19）で形成されるドレイン電極を延在させて第２電極
層（21）のデータラインと接続するのである。第４図は
その構造を示し、半導体基板（12）表面に離間してソー
ス領域（13）とドレイン領域（14）とを拡散により設
け、両領域（13）（14）間のチャンネル領域（15）上に
ゲート酸化膜（16）を介してポリシリコンより成るゲー
ト電極（17）として働くアドレスラインを設け、基板
（12）表面を被覆する第１の絶縁膜（18）上にはアルミ
ニウムより成る第１電極層（19）を各MOSトランジスタ
のドレイン領域（14）とオーミックコンタクトして設
け、第１電極層（19）上には層間絶縁を行う第２の絶縁
膜（20）を設け、第２の絶縁層（20）上にはアルミニウ
ムより成る第２電極層（21）でデータラインを設けてい
る。ソース領域（13）は隣接するMOSトランジスタ（1
1）で共用される。データラインのコンタクト孔は各MOS
トランジスタのソース領域（13）上に形成され、コンタ
クト孔（22）下の第１の絶縁膜（18）上には第１電極層
（19）を島状に設けている。従って並列接続回路ではMO
Sトランジスタ（11）が有の場合には、第１電極層（1
9）でMOSトランジスタ（11）のドレイン電極（23）をコ
ンタクト孔（22）まで延在してデータラインとMOSトラ
ンジスタ（11）のドレイン電極（23）とを接続して情報
の記憶を行っている。
斯上した本発明のROM半導体装置に於いてROMの内容の書
き換えを行う場合は、直列接続回路では第１電極層
（８）のパターンを変更してMOSトランジスタ（１）が
有の場合は第１電極層（８）を無くし、MOSトランジス
タ（１）が無の場合は第１電極層（８）でソース・ドレ
イン間を短絡して情報の書き換えを行う。一方並列接続
回路では第１電極層（19）のパターンを変更してMOSト
ランジスタ（11）が有の場合は第１電極層（19）で形成
したドレイン電極（23）をコンタクト孔（22）まで延在
してデータラインと接続し、MOSトランジスタ（11）が
無の場合はドレイン電極（23）とコンタクト孔（22）間
の第１電極層（19）を除去して情報の書き換えを行う。
このため本発明では第１電極層（８）（19）のパターン
変更のみで直列接続回路と並列接続回路の情報の書き換
えを実現することができる。
き換えを行う場合は、直列接続回路では第１電極層
（８）のパターンを変更してMOSトランジスタ（１）が
有の場合は第１電極層（８）を無くし、MOSトランジス
タ（１）が無の場合は第１電極層（８）でソース・ドレ
イン間を短絡して情報の書き換えを行う。一方並列接続
回路では第１電極層（19）のパターンを変更してMOSト
ランジスタ（11）が有の場合は第１電極層（19）で形成
したドレイン電極（23）をコンタクト孔（22）まで延在
してデータラインと接続し、MOSトランジスタ（11）が
無の場合はドレイン電極（23）とコンタクト孔（22）間
の第１電極層（19）を除去して情報の書き換えを行う。
このため本発明では第１電極層（８）（19）のパターン
変更のみで直列接続回路と並列接続回路の情報の書き換
えを実現することができる。
（ト）発明の効果 本発明に依れば２層配線構造を利用することによりROM
半導体装置の直列接続回路と並列接続回路とを第１電極
層（８）（19）のパターンの変更のみで書き換えするこ
とができる利点を有する。このためマイコン等に応用す
れば、各カスタマ毎へのROMの内容の書き換えは電１電
極層（８）（19）のマスクの変更で足り、カスタマ品の
開発期間を大巾に短縮できる。
半導体装置の直列接続回路と並列接続回路とを第１電極
層（８）（19）のパターンの変更のみで書き換えするこ
とができる利点を有する。このためマイコン等に応用す
れば、各カスタマ毎へのROMの内容の書き換えは電１電
極層（８）（19）のマスクの変更で足り、カスタマ品の
開発期間を大巾に短縮できる。
第１図および第２図は本発明のROM半導体装置の直列接
続回路を説明する回路図および断面図、第３図および第
４図は本発明のROM半導体装置の並列接続回路を説明す
る回路図および断面図、第５図は従来のコンタクトROM
を説明する上面図、第６図は従来のフィールドROMを説
明する上面図、第７図は従来のデプレッションROMを説
明する上面図である。 主な図番の説明 （１）（11）はMOSトランジスタ、（２）（12）は半導
体基板、（６）（17）はゲート電極、（８）（19）は第
１電極層、（10）（21）は第２電極層、（22）はコンタ
クト孔である。
続回路を説明する回路図および断面図、第３図および第
４図は本発明のROM半導体装置の並列接続回路を説明す
る回路図および断面図、第５図は従来のコンタクトROM
を説明する上面図、第６図は従来のフィールドROMを説
明する上面図、第７図は従来のデプレッションROMを説
明する上面図である。 主な図番の説明 （１）（11）はMOSトランジスタ、（２）（12）は半導
体基板、（６）（17）はゲート電極、（８）（19）は第
１電極層、（10）（21）は第２電極層、（22）はコンタ
クト孔である。
Claims (1)
- 【請求項１】直列接続回路と並列接続回路を有するROM
半導体装置の製造方法に於いて、前記直列接続回路では
第１の電極層のパターンを変更して、MOSトランジスタ
が有の場合は第１電極層を無くし、MOSトランジスタが
無の場合は第１電極層でソース・ドレイン間を短絡して
情報の書き換えを行い、前記並列接続回路では、第１の
電極層のパターンを変更して、MOSトランジスタが有の
場合は第１電極層で形成したドレイン電極をコンタクト
孔まで延在して第２電極層で形成したデータラインと接
続し、MOSトランジスタが無の場合はドレイン電極とコ
ンタクト孔との間の第１の電極層を除去して情報の書き
換えを行うことを特徴とするROM半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260432A JPH0746703B2 (ja) | 1985-11-20 | 1985-11-20 | Ｒｏｍ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260432A JPH0746703B2 (ja) | 1985-11-20 | 1985-11-20 | Ｒｏｍ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120069A JPS62120069A (ja) | 1987-06-01 |
| JPH0746703B2 true JPH0746703B2 (ja) | 1995-05-17 |
Family
ID=17347851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260432A Expired - Lifetime JPH0746703B2 (ja) | 1985-11-20 | 1985-11-20 | Ｒｏｍ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746703B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268453U (ja) * | 1988-11-11 | 1990-05-24 | ||
| JPH03266462A (ja) * | 1990-03-16 | 1991-11-27 | Toshiba Micro Electron Kk | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827359A (ja) * | 1981-08-11 | 1983-02-18 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPS59231854A (ja) * | 1983-06-14 | 1984-12-26 | Nec Corp | 読み出し専用メモリ装置 |
| JPS6016459A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 読み出し専用記憶装置 |
| JPS60170967A (ja) * | 1984-02-16 | 1985-09-04 | Nec Corp | 半導体集積回路 |
-
1985
- 1985-11-20 JP JP60260432A patent/JPH0746703B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62120069A (ja) | 1987-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |