JPH0748206B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH0748206B2 JPH0748206B2 JP1052904A JP5290489A JPH0748206B2 JP H0748206 B2 JPH0748206 B2 JP H0748206B2 JP 1052904 A JP1052904 A JP 1052904A JP 5290489 A JP5290489 A JP 5290489A JP H0748206 B2 JPH0748206 B2 JP H0748206B2
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- 239000011159 matrix material Substances 0.000 claims description 31
- 238000010586 diagram Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Complex Calculations (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は正方行列の転置行列を容易に得るための集積
回路装置に関するものである。
回路装置に関するものである。
従来、ｎ×ｎの行列に対し、その転置行列を得るために
汎用のメモリを用いた場合は、n2回のメモリに対するリ
ード／ライトが必要であり、行列の要素の増大とともに
その処理時間が非常に長くなってしまうという問題点が
あった。
汎用のメモリを用いた場合は、n2回のメモリに対するリ
ード／ライトが必要であり、行列の要素の増大とともに
その処理時間が非常に長くなってしまうという問題点が
あった。
即ち、これはある行列に対し、汎用のメモリを用いて転
置行列を生成する場合には、該行列の各要素を一時スト
ア用のメモリに待避させ、順番を入れ換え、再びメモリ
に書き込むという作業を行うためである。
置行列を生成する場合には、該行列の各要素を一時スト
ア用のメモリに待避させ、順番を入れ換え、再びメモリ
に書き込むという作業を行うためである。
以上のように従来の汎用のメモリを用いて転置行列を生
成する場合、その作業が煩雑であるため、行列要素が多
くなるとその処理時間が長くなってしまうという問題点
があった。
成する場合、その作業が煩雑であるため、行列要素が多
くなるとその処理時間が長くなってしまうという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、転置行列を容易に短時間で生成することがで
きる集積回路装置を得ることを目的とする。
たもので、転置行列を容易に短時間で生成することがで
きる集積回路装置を得ることを目的とする。
この発明に係る集積回路装置は、ｎ行ｎ列（n:自然数）
の二次元に行列配列されたデータの各要素を記憶する複
数の記憶素子からなり、行方向，列方向ともデータのシ
フトが可能な構造を有する第１の記憶手段と、複数の記
憶素子が上記第１の記憶手段の複数の記憶素子と同じ行
列状態に配列されてなる第２の記憶手段と、上記第１の
記憶手段と上記第２の記憶手段の同一の配列位置にある
記憶素子間をつなぐデータ転送線と、上記データ転送線
による上記第１の記憶手段の記憶素子から上記第２の記
憶手段の記憶素子へのデータの転送を制御する転送制御
手段とを備えたものである。
の二次元に行列配列されたデータの各要素を記憶する複
数の記憶素子からなり、行方向，列方向ともデータのシ
フトが可能な構造を有する第１の記憶手段と、複数の記
憶素子が上記第１の記憶手段の複数の記憶素子と同じ行
列状態に配列されてなる第２の記憶手段と、上記第１の
記憶手段と上記第２の記憶手段の同一の配列位置にある
記憶素子間をつなぐデータ転送線と、上記データ転送線
による上記第１の記憶手段の記憶素子から上記第２の記
憶手段の記憶素子へのデータの転送を制御する転送制御
手段とを備えたものである。
この発明においては、上記第１の記憶手段においてデー
タの行シフトと列シフトを順次行った後、上記第１の記
憶手段と第２の記憶手段間におけるデータの転送を行う
動作サイクルを繰り返し実行することにより、転置行列
を容易に生成することができる。
タの行シフトと列シフトを順次行った後、上記第１の記
憶手段と第２の記憶手段間におけるデータの転送を行う
動作サイクルを繰り返し実行することにより、転置行列
を容易に生成することができる。
第１図はこの発明の一実施例による、４行４列の正方行
列の転置行列を生成する半導体集積回路装置を示す。
列の転置行列を生成する半導体集積回路装置を示す。
今、行列〔Ａ〕が と表わされるとすると、転置行列〔Ａ〕Tは となる。本実施例は１）から２）を求めるものであり、
そのハードウェア構成は以下の通りである。
そのハードウェア構成は以下の通りである。
第１図において、１は〔Ａ〕の各要素を記憶する部分で
ある第１面、２は転置行列の結果を記憶する部分である
第２面である。３は第１面の各要素a1 ijと第２面の各要
素a2 ijをつなぐデータ転送線であり、４はデータ転送線
３によるデータの転送を制御するスイッチである。
ある第１面、２は転置行列の結果を記憶する部分である
第２面である。３は第１面の各要素a1 ijと第２面の各要
素a2 ijをつなぐデータ転送線であり、４はデータ転送線
３によるデータの転送を制御するスイッチである。
次に、本実施例の動作について説明する。
1.最初の状態において、第１面１の要素のうち上記３）
式において丸印をつけた要素のみスイッチ３を“オン”
として第２面２へデータを転送し、他は“オフ”として
データを転送しない。
式において丸印をつけた要素のみスイッチ３を“オン”
として第２面２へデータを転送し、他は“オフ”として
データを転送しない。
2.次に第１面の要素を行方向へシフトし次式の行列を得
る。
る。
3.次にこれを列方向へシフトしさらに丸印をつけた要素
のみ第２面２へデータを転送し、次式の行列を得る。
のみ第２面２へデータを転送し、次式の行列を得る。
4.さらに行方向シフト，列方向シフトを行い所要の要素
を転送し、次式の行列を得る。
を転送し、次式の行列を得る。
5.行方向シフト，列方向シフトをさらに繰り返し、所要
の要素を転送し、次式の行列を得る。
の要素を転送し、次式の行列を得る。
以上のように、行シフト，列シフト，及び転送を繰り返
すことにより、転置行列が得られる。
すことにより、転置行列が得られる。
第２図は上記実施例装置の第１記憶面１または第２記憶
面２の記憶素子の一部を示す図であり、図中21はインバ
ータ、22は各記憶面内での行列要素の転送のためのスイ
ッチ、φx1,φx2,φy1,φy2は各面内での転送のための
クロック、23は２つのインバータ21と２つのスイッチ22
とからなる一要素分の記憶素子である。
面２の記憶素子の一部を示す図であり、図中21はインバ
ータ、22は各記憶面内での行列要素の転送のためのスイ
ッチ、φx1,φx2,φy1,φy2は各面内での転送のための
クロック、23は２つのインバータ21と２つのスイッチ22
とからなる一要素分の記憶素子である。
なお、第１面，第２面の物理的配置については特に限定
されるものではないが、活性層（トランジスタ）を積層
した三次元構造，即ち三次元回路素子を用い、第１図に
示されるように、第１面の下に第２面を配置することに
より、各要素間を接続する線を短くでき、装置の小型化
を図ることができる。
されるものではないが、活性層（トランジスタ）を積層
した三次元構造，即ち三次元回路素子を用い、第１図に
示されるように、第１面の下に第２面を配置することに
より、各要素間を接続する線を短くでき、装置の小型化
を図ることができる。
〔発明の効果〕 以上のようにこの発明にかかる集積回路装置によれば、
ｎ行ｎ列（n:自然数）の二次元に行列配列されたデータ
の各要素を記憶する複数の記憶素子からなり、行方向，
列方向ともデータのシフトが可能な構造を有する第１の
記憶手段と、複数の記憶素子が上記第１の記憶手段の複
数の記憶素子と同じ行列状態に配列されてなる第２の記
憶手段と、上記第１の記憶手段と上記第２の記憶手段の
同一の配列位置にある記憶素子間をつなぐデータ転送線
と、上記データ転送線による上記第１の記憶手段の記憶
素子から上記第２の記憶手段の記憶素子へのデータの転
送を制御する転送制御手段とを設けたので、転置行列を
生成する処理速度を従来に比して大幅に向上することが
でき、短時間で転置行列を生成することができる効果が
ある。
ｎ行ｎ列（n:自然数）の二次元に行列配列されたデータ
の各要素を記憶する複数の記憶素子からなり、行方向，
列方向ともデータのシフトが可能な構造を有する第１の
記憶手段と、複数の記憶素子が上記第１の記憶手段の複
数の記憶素子と同じ行列状態に配列されてなる第２の記
憶手段と、上記第１の記憶手段と上記第２の記憶手段の
同一の配列位置にある記憶素子間をつなぐデータ転送線
と、上記データ転送線による上記第１の記憶手段の記憶
素子から上記第２の記憶手段の記憶素子へのデータの転
送を制御する転送制御手段とを設けたので、転置行列を
生成する処理速度を従来に比して大幅に向上することが
でき、短時間で転置行列を生成することができる効果が
ある。
【図面の簡単な説明】 第１図は本発明の一実施例による集積回路装置を示す斜
視図、第２図は上記実施例の第１記憶面または第２記憶
面の記憶素子の一部を示す図である。 図において、１は第１記憶面、２は第２記憶面、11,21
は行列要素、３は両記憶面の要素間をつなぐデータ転送
線、４はデータの転送を制御するスイッチ（転送制御手
段）、11はインバータ、12はスイッチ、13は一要素分の
記憶素子である。
視図、第２図は上記実施例の第１記憶面または第２記憶
面の記憶素子の一部を示す図である。 図において、１は第１記憶面、２は第２記憶面、11,21
は行列要素、３は両記憶面の要素間をつなぐデータ転送
線、４はデータの転送を制御するスイッチ（転送制御手
段）、11はインバータ、12はスイッチ、13は一要素分の
記憶素子である。
Claims (1)
- 【請求項１】ｎ行ｎ列（n:自然数）の二次元に行列配列
されたデータの各要素を記憶する複数の記憶素子からな
り、行方向，列方向ともデータのシフトが可能な構造を
有する第１の記憶手段と、 複数の記憶素子が上記第１の記憶手段の複数の記憶素子
と同じ行列状態に配列されてなる第２の記憶手段と、 上記第１の記憶手段と上記第２の記憶手段の同一の配列
位置にある記憶素子間をつなぐデータ転送線と、 上記データ転送線による上記第１の記憶手段の記憶素子
から上記第２の記憶手段の記憶素子へのデータの転送を
制御する転送制御手段とを備えたことを特徴とする集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052904A JPH0748206B2 (ja) | 1989-03-07 | 1989-03-07 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052904A JPH0748206B2 (ja) | 1989-03-07 | 1989-03-07 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02232765A JPH02232765A (ja) | 1990-09-14 |
| JPH0748206B2 true JPH0748206B2 (ja) | 1995-05-24 |
Family
ID=12927831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052904A Expired - Lifetime JPH0748206B2 (ja) | 1989-03-07 | 1989-03-07 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748206B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108145865B (zh) * | 2017-11-16 | 2019-11-15 | 华中科技大学 | 倒角加工方法及相应装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074053A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | アレイメモリ |
| JPS613450A (ja) * | 1984-06-18 | 1986-01-09 | Hiroshima Daigaku | 三次元光結合共有メモリ集積装置 |
| JPS62267168A (ja) * | 1986-05-15 | 1987-11-19 | Fuji Xerox Co Ltd | 行列デ−タの転置処理装置 |
-
1989
- 1989-03-07 JP JP1052904A patent/JPH0748206B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02232765A (ja) | 1990-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |