JPH0748312B2 - シフトレジスタ - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は構成素子数を少なくして構成できるスタティッ
ク形シフトレジスタの回路構成に関するものである。

＜従来の技術＞ 従来から用いられているスタティック形シフトレジスタ
の一般的回路構成を第７図に示す。１〜４はクロックφ
またはでオン／オフするスイッチであり、スイッチ１
と４はが高レベル時にオンし、スイッチ２と３はφが
高レベル時にオンするものとする。５〜８はインバータ
である。第８図はクロックφ，とデータ出力Doutの波
形を示している。第９図は１〜４のスイッチの構成例を
示しており、第９図（ａ）はPMOSトランジスタかまたは
NMOSトランジスタのどちらか一方だけで構成した例であ
る。第９図（ｂ）はPMOSトランジスタとNMOSトランジス
タを並列接続して構成した例である。この場合、それぞ
れのMOSトランジスタのゲート信号にはそれぞれ逆レベ
ルの電位を与える。

＜発明が解決しようとする問題点＞ 上述のような従来技術で１ビットのスタティック形シフ
トレジスタを構成する場合、スイッチが４個とインバー
タが４個必要であり、CMOSで構成した場合16個のMOSト
ランジスタが必要となる。

もし、機能が同等であれば、それを構成する回路が簡単
であり構成素子数が少なければ少ないほどよいのは当然
である。

処で従来技術ではシフトレジスタのクロックφ，のデ
ューティ比は50％かほぼ50％程度を使用するのが一般的
であった。これに対して、本発明ではクロックφ，の
デューティ比を変えて一方のクロック幅はシフトレジス
タのダイナミック動作が完全に可能な範囲に設定するこ
とにより、シフトレジスタの構成素子数の減少可能にす
る。

＜問題点を解決するための手段＞ データ入力から第１スイッチを介して第１インバータに
入力し、該出力を第２スイッチを介して第２インバータ
に入力し、該インバータ出力がデータ出力となり、第１
インバータ出力が入力となる第３インバータの出力を第
３スイッチを介して第１インバータの入力に接続してラ
ッチ回路を構成する回路構成において、第１スイッチは
クロックの一方の信号レベル時にオンとなり、第２と第
３スイッチはクロックのもう一方の信号レベル時にオン
になる構成とし、クロックのデューティ比を変えて第２
スイッチ（したがって第３スイッチも）がオフになる期
間を十分短くして、その期間には第２インバータ（７）
の入力にある容量を蓄えられた電荷の作用によりデータ
出力が変化しないようにシフトレジスタを構成する。

また、データ入力から第１スイッチを介して第１インバ
ータに入力し、該出力を第２スイッチを介して第２イン
バータに入力し、該インバータ出力がデータ出力とな
り、第２インバータ出力が入力となる第４インバータの
出力を第４スイッチを介して第２インバータの入力に接
続してラッチ回路を構成する回路構成において、第１ス
イッチと第４スイッチはクロックの一方の信号レベル時
にオンとなり、第２スイッチはクロックのもう一方の信
号レベル時にオンとなる構成とし、クロックのデューテ
ィ比を変えて第１スイッチ（したがって第４スイッチ
も）がオフになる期間を十分短くして、その期間には第
１インバータの入力にある容量に蓄えられた電荷の作用
によりデータ出力に変化を与えないようにしたシフトレ
ジスタを構成する。

＜作用＞ クロックのデュティ比を変えてスイッチがオフになる期
間を短くし、そのオフ期間には容易に保持された電荷で
前の状態を安定に保持できるようにしておく。この結果
Doutの状態が安定して保持できるので、従来技術では必
要であったフィードバック用の回路（第７図では４と
８）が不要となる。

＜実施例＞ 第１図は本発明の１実施例であり第７図の従来技術で２
個あったラッチ回路、つまりスイッチ２とインバータ５
と６で構成される前段ラッチ回路とスイッチ４とインバ
ータ７と８で構成される後段ラッチ回路のうち、後段の
ラッチ回路の代りにインバータ７だけの構成としてい
る。その代り第２図のタイミング図に示すようにトラン
スファスイッチ３がオフになる期間を挾くしてスイッチ
３のオフ期間には容量９の作用によりDoutの状態が変化
しないようにしてある。

第３図は本発明の他の実施例であり、第７図の従来技術
における前段のラッチ回路（第７図におけるスイッチ２
とインバータ５と６）の代りにインバータ５だけで構成
している。この例ではトランスファースイッチ１のオフ
期間を挾くしたクロックを使用し、スイッチ１がオフ期
間であっても容量10の作用によりインバータ５の出力状
態には何んら変化しないようにしてある。第４図は第３
図のタイミング図である。

第２図や第４図に示すようなクロックφ，を作るクロ
ック発生回路の例として第５図と第６図を示す。

第５図は発振回路20とカウンタ21とからなっており、カ
ウンタ21として16進カウンタの標準IC74161を使用した
場合のカウンタ21への入力信号CKとキャリー信号CYとの
タイミング上の関係も同図に示した。この結果、第２図
における、第４図におけるφが容易に得られることが
わかる。それぞれの逆位相クロックもその反転信号を作
れば容易に実現できる。

第６図は発振回路30とワンショットマルチバイブレータ
31で構成したクロック発生回路であり、ワンショットマ
ルチバイブレータ31として標準IC74123を使用した場合
の例をあげてタイミング図も示してある。容量Ｃ_×32と
抵抗Ｒ_×33の値によってワンショットマルチバイブレー
タ31の出力Ｑとにおけるパルス巾τが決まる。

第５図の例ではクロックとして使用するCYの周波数に比
べて発振回路20の出力周波数CKはカウンタ21で計数した
分だけ高くしておかなければならない。

一方、第６図の例では発振回路30の出力周波数とワンシ
ョットマルチバイブレータ31の出力Q,の周波数とは同
じとなる。

第５図と第６図とではそれぞれ特徴があり、使いやすい
方を使用すればよいし、その他の手段でクロックφ，
を構成しても当然のことながらかまわない。

第１図と第３図に容量９と10を示してあるが実際に実施
する場合には、わざわざ容量を付加しなくてもインバー
タ７や５の入力容量で代用できる場合もある。

＜効 果＞ 以上本発明によれば、クロックのディティ比を変えるこ
とによるスイッチのオフ期間の短縮化を回路がもつ容量
に保持された電荷で補償することにより、スタティック
型シフトレジスタの回路構成素子数を少なくして回路を
簡単にすることができ、集積回路に内蔵させるに好適な
シフトレジスタを得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図はそのタイ
ミング図、第３図は本発明の他の実施例の回路図、第４
図はそのタイミング図、第５図（ａ）（ｂ）と第６図
（ａ）（ｂ）はクロックφ，φの発生回路の一実施例を
示す回路図及び信号波形図、第７図は従来技術における
スタティック形シフトレジスタの回路構成図、第８図は
第７図のタイミング図、第９図（ａ）は１個のMOSトラ
ンジスタを使用したスイッチの構成例、第９図（ｂ）は
PMOSトランジスタとNMOSトランジスタを並列接続して構
成したスイッチの構成例である。 1,2,3:スイッチ、5,6,7:インバータ、9:容量

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力端子と、 該入力端子に接続され、反転クロックが与えられた第
   １スイッチと、 非反転クロックφが与えられた第２スイッチと、 上記第１スイッチと第２スイッチ間に設けられた第１イ
   ンバータと、 出力端子と、 上記第２スイッチと出力端子間に設けられた第２インバ
   ータと、 ラッチ回路を構成するために、上記第１インバータ又は
   第２インバータの何か一方のインバータの出力と入力間
   に挿入された第３インバータと第３スイッチの直列回路
   であって、上記第１インバータの出力と入力間に挿入さ
   れる場合は、上記第３スイッチには上記非反転クロック
   φが与えられ、上記第２インバータの出力と入力間に挿
   入される場合は、上記第３スイッチには、上記反転クロ
   ックが与えられる、上記第３インバータと第３スイッ
   チの直列回路と、 上記第１インバータ又は第２インバータの他方のインバ
   ータの入力部に設けられた容量とを備え、 上記スイッチを制御する上記クロックのデューディ比
   を、上記容量に接続されたスイッチ及び上記ラッチ回路
   に含まれるスイッチのオフする期間が他のスイッチがオ
   フする期間に比べて充分短くなるように設定してなり、
   上記容量を蓄えた電荷の作用によりデータ出力を保持さ
   せることを特徴とするシフトレジスタ。