JPH0748663B2

JPH0748663B2 - デジタルレベル調整回路

Info

Publication number: JPH0748663B2
Application number: JP1174421A
Authority: JP
Inventors: 満永田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-07-06
Filing date: 1989-07-06
Publication date: 1995-05-24
Anticipated expiration: 2010-05-24
Also published as: JPH0340525A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、音量調整等のレベル調整をデジタル処理で
行なうデジタルレベル調整回路に係り、特にデルタ・シ
グマ変調器を用いたオーバーサンプリング型のデジタル
・アナログ変換器を利用して構成したものに関する。

（従来の技術）周知のように、デジタルオーディオ機器の分野では、音
量調整等のレベル調整を、デジタル・アナログ変換する
前に、デジタル処理で行なうようにすることが考えられ
ている。このようにレベル調整をデジタル処理で行なう
ようにすれば、従来のように可変抵抗器を使用すること
によって生じる信号の歪みや経年劣化等の諸問題を解決
できるだけでなく、小形化を促進し経済的にも有利とす
ることができる。

第６図は、このような従来のデジタルレベル調整回路を
示している。すなわち、これは、入力端子11に供給され
たデジタルデータに、乗算回路12により定数ｋ′（１≧
ｋ′≧０）を乗算して、出力端子13から取り出すように
したもので、この定数ｋ′を制御端子14に供給するコン
トロール信号で制御することにより、レベル調整が行な
われるものである。

しかしながら、このような従来のデジタルレベル調整回
路では、次のような問題が生じる。まず、デジタル式の
乗算回路12は、デジタル加算回路等と比較すると、その
構成が格段に複雑であり、回路規模が大型になりがちで
ある。また、定数ｋ′を乗算することにより、取り扱う
デジタルデータのビット長が増大する。例えばｋ′＝1/
4（減衰率12dB）の場合を考えると、第７図に示すよう
に、16ビットのデジタルデータが２ビット増加して18ビ
ットになる。さらに、減衰率が1dB（＝0.891）のような
端数を乗算すると、よりビット数が増加することにな
る。

一方、デジタルオーディオ機器では、デジタルデータは
最終的にはデジタル・アナログ変換されるわけである
が、このデジタル・アナログ変換器のビット数を１ビッ
ト増やすことは、相当な経済的不利を招き、さらに数ビ
ット以上増やすことは、技術的に困難になる。また、だ
からと言って、増加したビット数を切り捨てたり四捨五
入したりすると、低レベルの信号に歪みが生じたりとも
すれば消失してしまうと言う不都合が生じる。

（発明が解決しようとする課題）以上のように、従来のデジタルレベル調整回路は、回路
構成が複雑で大型化するとともに、ビット長の増大によ
る性能の劣化及び経済的不利を招くという問題を有して
いる。

そこで、この発明は上記事情を考慮してなされたもの
で、簡易な構成でビット長の増加もなく高性能なレベル
調整を行うことができ、経済的にも有利である極めて良
好なデジタルレベル調整回路を提供することを目的とす
る。

［発明の構成］（課題を解決するための手段）この発明に係るデジタルレベル調整回路は、入力デジタ
ルデータと帰還データとを加算する加算手段と、この加
算手段の出力データを２値量子化する量子化手段と、こ
の量子化手段の出力データと加算手段の出力データとの
差を算出する減算手段と、この減算手段の出力データを
デジタル処理して帰還データを生成するフィルタ手段と
を備えたデルタ・シグマ変調回路を対象としている。

そして、量子化手段の出力データに所定の定数ｋ（≧
１）を乗算して減算手段に供給する乗算手段を備え、定
数ｋの値を制御することにより、量子化手段の出力デー
タのレベルを調整するように構成したものである。

（作用）上記のような構成によれば、量子化手段の出力データに
所定の定数ｋ（≧１）を乗算して減算手段に供給するこ
とで、デルタ・シグマ変調回路のフルスケールレベルを
大きくし、入力デジタルデータのレベルを等価的に下げ
て、量子化手段からの出力データのレベルを調整するこ
とができる。また、量子化手段の出力データが２値しか
ないことを考えると、この出力データをｋ倍する乗算手
段としては、簡単なロジック回路で構成することがで
き、回路規模の縮小を図ることができる。

さらに、量子化手段の出力データをｋ倍することにより
ビット数が増加するが、もともと２次以上のデルタ・シ
グマ変調回路では、ループ内での演算を入力デジタルデ
ータのビット数よりもかなり大きくしており、定数ｋの
値が極端に大きくならない限り、回路規模の増大やビッ
トの切り捨て等の問題は生じることがないものである。

（実施例）以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、15はデジタルデータの供
給される入力端子である。この入力端子15に供給された
デジタルデータは、加算回路16により、フィルタ回路17
から出力される帰還データと加算される。そして、この
加算回路16から出力されるデータｙは、２値量子化回路
18に供給される。この２値量子化回路18は、第２図に示
すように、入力されたデータｙが、正のとき例えば16ビ
ットの＋側フルスケール値、負のとき16ビットの−側フ
ルスケール値に対応するデータｙ′を出力する。

そして、上記２値量子化回路18から出力されたデータ
ｙ′は、乗算回路19で所定の定数ｋ（≧１）が乗算され
た後、減算回路20により、加算回路16の出力データｙと
の差のデータｅが算出され、前記フィルタ回路17に供給
される。なお、乗算回路19の定数ｋは、制御端子21に供
給されるコントロール信号によって可変することができ
る。そして、上記フィルタ回路17は、量子化回路18の量
子化ノイズのパワーを低周波領域で小さくするように、
上記データｅをデジタル処理することにより、前記帰還
データを生成するものである。なお、２値量子化回路18
から出力されるデータｙ′は、１ビットD/A（デジタル
／アナログ）変換回路22によりアナログ信号に変換され
て、出力端子23から取り出される。

ここで、上記乗算回路19を除く、加算回路16,フィルタ
回路17,2値量子化回路18及び減算回路20は、デルタ・シ
グマ変調回路を構成している。この場合、加算回路16の
ビット数は、１次のデルタ・シグマ変調では入力デジタ
ルデータのビット数と同じでよいが、２次以上のデルタ
・シグマ変調では20ビット以上が必要となる。このた
め、２値量子化回路18から出力される16ビットフルスケ
ール値を、20ビットで表現すると、 16ビットの＋側フルスケール値 00000111111111111111 16ビットの−側フルスケール値 11111000000000000001 となる。

ところで、このままの値を用いると、乗算回路19が20ビ
ット以上のビット長を必要とするものになってしまう。
そこで、フルスケール値を正負両側に1LSBだけ広げる
と、 16ビットの＋側フルスケール値 00001000000000000000 16ビットの−側フルスケール値 11111000000000000000 となり、上位５ビットの演算で済むことになる。

この上位５ビットのデータが、乗算回路19に供給され
る。この乗算回路19は、入力が２値しかないので、非常
に簡易な構成で実現することができる。すなわち、第３
図及び第４図に減衰率を０〜15dBにしたときの定数ｋの
値と、乗算した結果ｙ′とを示している。これを見てわ
かるように、乗算回路19は、単純なロジック回路やROM
（読み出し専用メモリ）等を用いて構成することができ
る。なお、第３図及び第４図は、演算ビット数が12ビッ
ト及び８ビットと異なるだけで、本質的な差異はなく、
演算ビット数は減衰率の精度をどの程度とるかによって
決定される。実用上は、第４図に示す程度のビット数を
とれば十分である。

そして、乗算回路19により２値量子化回路18の出力をｋ
倍することによって、２値量子化回路18の出力の信号成
分は1/kに減衰し、このデータを入力した１ビットD/A変
換回路22の出力信号も1/kに減衰する。

その後、減算回路20により、上記加算回路16の出力デー
タｙから乗算回路19の出力データｙ′が減算される。第
４図に示す値を用いれば、減算回路20のビット数は８ビ
ットで済むことになる。そして、この減算回路20の出力
データｅが、フィルタ回路17に供給され帰還データが生
成される。このフィルタ回路17の特性Ｈ（Ｚ）は、ｎ次
デルタ・シグマ変調の場合、Ｈ（Ｚ）＝１−（１−Z^-1)ⁿ となる。

第５図は、この発明の他の実施例を示している。すなわ
ち、減算回路20の出力を、遅延回路24を介して加算回路
16に供給するとともに、加算回路25,フィルタ回路26,2
値量子化回路27,乗算回路28及び減算回路29よりなるデ
ルタ・シグマ変調回路に供給する。そして、減算回路30
により、２値量子化回路27の出力から、該出力を遅延回
路31で遅延させたデータを減算し、その減算出力を加算
回路32によって２値量子化回路18の出力と加算して、１
ビットD/A変換回路22に供給するようにしている。

この第５図に示す回路は、乗算回路19,28を除けば、マ
ルチステージノイズシェイピング（MASH）方式デジタル
／アナログ変換回路と称されるもので、デルタ・シグマ
変調回路を従属接続することにより、量子化ノイズの低
減を図ったものである。そして、この方式のデジタル／
アナログ変換回路にも、上記実施例と全く同様に、複数
個存在する２値量子化回路18,27の各出力それぞれを、
乗算回路19,28でｋ倍してから減算回路20,29に供給する
ことにより、高性能なデジタルレベル調整を行うことが
できる。

なお、この発明は上記各実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。

［発明の効果］以上詳述したようにこの発明によれば、簡易な構成でビ
ット長の増加もなく高性能なレベル調整を行うことがで
き、経済的にも有利である極めて良好なデジタルレベル
調整回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係るデジタルレベル調整回路の一実
施例を示すブロック構成図、第２図は同実施例の２値量
子化回路の特性図、第３図及び第４図はそれぞれ同実施
例における減衰率、定数ｋ及び乗算結果の一例を示す
図、第５図はこの発明の他の実施例を示すブロック構成
図、第６図は従来のデジタルレベル調整回路を示すブロ
ック構成図、第７図は同従来回路の問題点を説明するた
めの図である。 11…入力端子、12…乗算回路、13…出力端子、14…制御
端子、15…入力端子、16…加算回路、17…フィルタ回
路、18…２値量子化回路、19…乗算回路、20…減算回
路、21…制御端子、22…１ビットD/A変換回路、23…出
力端子、24…遅延回路、25…加算回路、26…フィルタ回
路、27…２値量子化回路、28…乗算回路、29,30…減算
回路、31…遅延回路、32…加算回路。

Claims

【特許請求の範囲】

【請求項１】入力デジタルデータと帰還データとを加算
する加算手段と、この加算手段の出力データを２値量子
化する量子化手段と、この量子化手段の出力データと前
記加算手段の出力データとの差を算出する減算手段と、
この減算手段の出力データをデジタル処理して前記帰還
データを生成するフィルタ手段とを備えたデルタ・シグ
マ変調回路において、前記量子化手段の出力データに所
定の定数ｋ（≧１）を乗算して前記減算手段に供給する
乗算手段を具備し、前記定数ｋの値を制御することによ
り、前記量子化手段の出力データのレベルを調整するよ
うに構成してなることを特徴とするデジタルレベル調整
回路。