JPH0748753B2

JPH0748753B2 - 回線制御装置

Info

Publication number: JPH0748753B2
Application number: JP63158074A
Authority: JP
Inventors: 修一岡崎; 裕石川; 一義鈴木
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-06-28
Filing date: 1988-06-28
Publication date: 1995-05-24
Anticipated expiration: 2010-05-24
Also published as: JPH029252A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は複数の回線を順次スキャンして、この回線から
の割込要求を順次処理する回線制御装置に関する。

［従来の技術］第２図は通信制御装置の概略構成図である。第２図にお
いて、１は中央処理装置（以下、CPUという）、２は基
本ユニット（以下、CCEという）、3₁、3₂、…、3_nは回
線接続ユニット（以下、LUという）である。

CPU1とCCE2とはインタフェースバス４を介して接続さ
れ、CCE2と各LU3₁、3₂、…、3_nとはインタフェースバス
５を介して並列に接続されている。

次に、第３図は第２図に示したCCE2の概略構成図であ
る。第３図において、６はCCE2を制御するマイクロプロ
セッサ、７は回線制御情報を記憶しているローカルメモ
リ（以下、LMという）、８は回線番号を記憶しているラ
インナンバレジスタ（以下、LNRという）、９はインタ
フェース制御部（以下、INTという）、10は回線走査回
路（以下、SCANという）である。

マイクロプロセッサ６とINT9とはインタフェースバス11
を介して接続され、INT9とCPU1とはインタフェースバス
12を介して接続されている。又、マイクロプロセッサ６
とSCAN10とはインタフェースバス13を介して接続され、
マイクロプロセッサ６とLM7とはデータバス14を介して
接続され、さらに、マイクロプロセッサ６とLM7及びLNR
8とはアドレスバス16を介してそれぞれ接続されてい
る。

マイクロプロセッサ６は例えばビットスライスマイクロ
プロセッサ等の高速のマイクロプロセッサで構成されて
おり、汎用的に使用できる手順制御プログラムが内蔵さ
れている制御メモリ（以下、CMという）17を有してい
る。

次に、第４図は第３図に示した従来のSCAN10のブロック
図である。このSCAN10は本願出願人が先に出願した『回
線走査方式』（特開昭61−56547号）に記載したもので
ある。

SCAN10はそれぞれ４本ずつの回線が接続されている４個
の回線基板22a、22b、22c及び22d、並びにソフトウェア
割込記憶回路23が接続されている。これらの各回線は０
番から15番までの回線番号により特定される。

第４図において、24はスキャンモードレジスタ、25はRO
M、26は走査レジスタ、27は共通制御回路、31a、31b、3
1c、31dは回線アダプタ、32a、32b、32c、32dはプライ
オリティエンコーダ（以下、ENCという）、33a、33b、3
3c、33dは割込回路（以下、INTという）、34a、34b、34
c、34dはAND回路、41はアドレス切替回路、42は割込メ
モリである。

スキャンモードレジスタ24は優先スキャンを行なう優先
スキャン回線数及びスキャンスキップを行なうスキャン
スキップ回線数を保持している。

優先スキャンとは、高速回線をスキャンする割合を他の
回線よりも多くして、高速回線からの割込要求を優先的
に受け付ける機能である。

又、スキャンスキップとは、未使用回線スロットの回線
走査を抑止することにより、回線走査を効率的に行なう
機能である。

優先スキャンを行なう回線（以下、優先スキャンを行な
う回線を優先回線といい、優先スキャンを行なわない回
線を非優先回線という）は、優先スキャン回線数によ
り、回線番号０から昇順に設定する。例えば、優先スキ
ャン回線数を２に設定すると、回線番号０及び１の回線
が優先回線になる。

又、スキャンスキップを行なう回線（以下、スキャンス
キップ回線という）は、スキャンスキップ回線数に従っ
て回線番号15から降順に設定する。例えば、スキャンス
キップ回線数を４に設定すると、回線番号15、14、13及
び12の回線がスキャンスキップ回線になる。

優先スキャン回線数及びスキャンスキップ回線数は、シ
ステム生成時にメモリ（図示せず）に設定される優先ス
キャン回線数及びスキャンスキップ回線数、並びにマイ
クロプロセッサ（図示せず）が検出した各回線の実装、
未実装状態に応じてスキャンモードレジスタ24にセット
される。

ROM25はスキャンモードレジスタ24から信号線群S₆及びS
₇を介して入力される優先スキャン回線数及びスキャン
スキップ回線数、並びに走査レジスタ25から信号線群S
₁₁及びS₉を介して入力される優先走査スロット数及び回
線走査タイムスロット番号（回線走査を行なう回線番
号）に基づいて、回線走査比率を指定する優先走査スロ
ット値及び回線走査を行なう回線番号を示す回線走査タ
イムスロット番号を出力する。

なお、回線走査比率とは、非優先回線に対して回線走査
タイムスロットを１回割り当てる間に、優先回線に対し
て回線走査タイムスロットを何回割り当てるのかを示す
ものである。

例えば、回線走査比率が４のときは、非優先回線に対し
て回線走査タイムスロットを１回割り当てる間に、優先
回線に対して回線走査タイムスロットを４回割り当てる
ことになる。

回線走査比率が４の場合、信号線群S₁₁の優先走査タイ
ムスロット値は、全回線を１回走査する間に０から１、
２、３というように変化する。優先回線は優先走査タイ
ムスロット値が変化する度毎にスキャンされる。従っ
て、回線走査が１周する間に、優先回線が４回スキャン
され、非優先回線が１回スキャンされることになる。

走査レジスタ26はROM25が出力する優先走査スロット値
及び回線走査スロット番号を共通制御回路27から出力さ
れる走査クロックに従ってサンプリングし、信号線群S₈
及びS₁₁に回線走査タイムスロット番号及び優先走査ス
ロット数を出力する。

回線走査タイムスロット番号が出力される信号線群S
₈は、SCAN10の最大収容回線数16回線に対応して、それ
ぞれ2³、2²、2¹、2⁰の重み付けがされた４本の信号線か
ら構成されている。このため、信号線群S₈の出力する信
号により、回線番号０番から15番までを表わすことがで
きる。

回線アダプタ31aは情報設定回路35及び比較回路36を有
している。情報設定回路35は自己に割り当てられた回線
番号０を信号線群S₁に出力するとともに、信号線S₁₀に
回線の実装、未実装状態を出力する。又、比較回路36は
信号線S₁₀に実装状態が出力されているときにイネーブ
ルとなり、信号線群S₉に出力された自己の回線番号と信
号線S₈に出力された回線走査タイムスロット番号とを比
較し、両方の番号が一致すると信号線S_a割込許可信号を
出力する。

なお、他の回線アダプタ31b〜31dも回線アダプタ31aと
同様に情報設定回路及び比較回路が設けられており、信
号線S_b、S_c、S_dに割込許可信号を出力する。

ENC32aは回線番号０の回線（図示せず）からの割込コー
ド（割込要求）IPT₀₁、IPT₀₂、…、IPT_0nのうち、最も
プライオリティが高い割込コードを出力する。ENC32b〜
32dも同様の構成である。

AND回路34a〜34dはそれぞれ割込許可信号が出力されて
いるときに、割込コードが出力されると、共通制御回路
27に割込コードを出力する。

次に、従来のSCAN10の動作について、第５図及び第６図
のタイミングチャートを参照して説明する。

まず、優先回線数が０、未使用回線数が０、即ち16回線
全てが実装されているときの動作について、第５図を参
照して説明する。

優先回線数及び未使用回線数がいずれも０のときは、ス
キャンモードレジスタ24は信号線群S₆及びS₇に０を出力
する。従って、走査レジスタ26は走査クロックに従っ
て、回線走査タイムスロット番号を順次出力して、回線
走査を行なう。

又、優先回線数が０なので、優先走査スロット数が０か
ら１、２、３と変化して再び０になるまでの間に、各回
線アダプタに対してそれぞれ１回の回線走査タイムスロ
ット番号が与えられることになる。

回線走査タイムスロット番号は各回線の情報設定回路が
記憶している回線番号とそれぞれ比較され、回線番号が
一致した回線アダプタのみに割込要求の権利が付与され
ることになる。例えば、回線アダプタ31aは比較回路36
が回線走査タイムスロット番号と情報設定回路35の回線
番号とを比較して、回線番号が一致すると、割込許可信
号を出力する。

割込許可信号の出力により、割込コードが共通制御回路
27に出力される。さらに、共通制御回路27からマイクロ
プロセッサ６に割込要求が出力され、マイクロプロセッ
サ６が割込処理を実行することになる。

次に、優先回線数が２、未使用回線数が４、即ち収容回
線数が12回線のときの動作について、第６図のタイミン
グチャートを参照して説明する。

優先回線数が２、スキップ回線数が４のときは、スキャ
ンモードレジスタ24が信号線群S₆及びS₇に２及び15を出
力する。

従って、優先回線（回線番号０及び１の回線）に対して
は、優先走査スロット数が変化する度毎に、回線走査タ
イムスロット番号が出力されることになる。又、非優先
回線（回線番号３〜11の回線）に対しては、優先走査ス
ロット数が０から１、２、３と変化して再び０になるま
での間に、１回だけ回線走査タイムスロット番号が出力
されることになる。さらに、スキャンスキップ回線（回
線番号12〜15の回線）に対して、回線走査タイムスロッ
ト番号は出力されない。この結果、回線走査比率は４に
なるとともに、スキャンスキップ回線に対する回線走査
は抑止される。

上述した割込要求が出力されると、第７図のフローチャ
ートに示すように、マイクロプロセッサ６は割込要求の
種類を示す割込コードを読み込み、割込コード０、１、
…、ｎに応じた処理を実行する。

ところで、多回線制御においては、所定時間内に各回線
からの割込処理を実行する必要があるので、１回の処理
時間に制約が設けられている。このため、長い処理時間
を要する処理は分割割込処理として実行する。即ち、分
割割込処理は回線からの割込要求により実行する処理及
びソフトウェア割込要求により実行する処理から構成さ
れている。

第８図は分割割込処理を実行するときのマイクロプロセ
ッサ６の動作を示すフローチャートである。

（１）共通制御回路27は回線スキャンにより回線０から
の割込要求IPT₀₁を検出すると、走査クロックの出力を
停止して回線スキャンを抑止するとともに、マイクロプ
ロセッサ６に割込コードを出力する。

（２）マイクロプロセッサ６の割込コードを読み込ん
で、回線０からの割込要求に対応する処理B₁の実行を開
始する。処理B₁の実行を終了すると、マイクロプロセッ
サ６はアドレス切替回路41を介して、回線番号０をアド
レスとして割込メモリ42をアクセスして、対応するビッ
トをセットする。これは、ソフトウェア割込セット命令
の実行により行なわれる。

（３）マイクロプロセッサ６が処理B₁を終了すると、SC
AN10は再び回線スキャンを開始する。回線スキャンとし
ているときに、アドレス切替回路41は走査レジスタ26が
出力する回線走査タイムスロット番号を割込メモリ42の
アドレスとして出力する。従って、回線番号０の回線が
スキャンされると、割込メモリ42に記憶されているソフ
トウェア割込要求がENC32a〜32dに出力される。ソフト
ウェア割込要求は最もプライオリティが高いので、共通
制御回路27はこれを検出する。

（４）共通制御回路27はソフトウェア割込要求を検出す
ると、走査クロックの出力を停止して回線スキャンを抑
止するとともに、マイクロプロセッサ６に割込コードを
出力する。

マイクロプロセッサ６は割込コードを読み込んで、ソフ
トウェア割込要求であることを認識し、処理B₂を実行す
る。

（５）処理B₂を終了すると、マイクロプロセッサ６はア
ドレス切替回路41を介して、回線番号０をアドレスとし
て割込メモリ42をアクセスして、対応するビットをリセ
ットする。これは、ソフトウェア割込リセット命令の実
行により行なわれる。

なお、割込処理をもっと多くの分割割込処理B₁、B₂、
…、B_nに分割したときは、分割割込処理B_nの処理が終了
するまで、このビットはセットされたままになってい
る。

［発明が解決しようとする課題］ところで、上述したように分割割込処理は、一回目の割
込により処理B₁、二回目の割込により処理B₂を実行す
る。この場合、分割割込処理の実行中に、回線番号０の
回線から新たな割込要求が出力されることがある。ソフ
トウェア割込は回線からの割込要求IPT₀₁〜IPT_0nに対し
て、最も高いプライオリティに設定されている。従っ
て、ソフトウェア割込による分割割込処理が終了するま
での間は、回線からの新たな割込要求は受け付けられな
い。

しかし、回線制御LSIに対する送受信データの読出／書
込処理要求に対応する処理が待たされてしまうと、高ト
ラフィック時にオーバラン、アンダーランが発生する場
合があるという問題点があった。

本発明は上記問題点を解決するためになされたもので、
ソフトウェア割込による割込処理を実行していても、回
線からの新たな処理要求を受け付けることができる回線
制御装置を提供することを目的とする。

［課題を解決するための手段］本発明に係る回線制御装置は、回線割込要求の出力によ
り実行される第１の処理及び該第１の処理の実行終了後
に出力されるソフトウェア割込要求の出力により実行さ
れる第２の処理から構成された分割割込処理を含み、か
つそれぞれプライオリティが設定されている複数の処理
にそれぞれ対応する回線からの割込要求を、回線スキャ
ンにより出力する複数の割込要求出力手段と、前記割込
要求に対応する処理を実行する割込処理実行手段とを有
する回線制御装置において、前記ソフトウェア割込要求
に対応する第２の処理のプライオリティを設定するプラ
イオリティ設定手段と、前記回線スキャンにより前記ソ
フトウェア割込要求が出力されると回線からの割込要求
の有無を判定し、回線からの割込要求有と判定された場
合には前記回線からの割込要求の出力により実行される
第３の処理のプライオリティと前記第２の処理のプライ
オリティとを比較して、前記第３の処理のプライオリテ
ィが高ければ前記第３の処理を優先して前記割込処理実
行手段に実行させ、前記第２の処理のプライオリティが
高ければ前記第２の処理を前記割込処理実行手段に実行
させ、回線からの割込要求無と判定された場合には前記
第２の処理を前記割込処理実行手段に実行させる処理制
御手段と、を備えている。

［作用］上記構成の回線制御装置は、回線スキャンにより、割込
要求出力手段が割込要求を出力すると、割込処理実行手
段が割込要求に対応する処理を実行する。割込要求によ
り分割割込処理が実行されると、ソフトウェア割込要求
が出力される。このとき、プライオリティ設定手段がソ
フトウェア割込要求に対応する処理のプライオリティを
設定する。さらに、回線スキャンによりソフトウェア割
込要求が出力されると回線からの割込要求の有無を判定
し、回線からの割込要求有と判定された場合には回線か
らの割込要求の出力により実行される第３の処理のプラ
イオリティと第２の処理のプライオリティとを比較し
て、第３の処理のプライオリティが高ければ第３の処理
を優先して割込処理実行手段に実行させ、第２の処理の
プライオリティが高ければ第２の処理を割込処理実行手
段に実行させ、回線からの割込要求無と判定された場合
には第２の処理を割込処理実行手段に実行させる。

［実施例］以下、本発明の一実施例を添付図面を参照して詳細に説
明する。

第１図は本発明の一実施例に係る回線制御装置のブロッ
ク図である。

なお、第１図において、第４図と同様の機能を果たす部
分については同一の符号を付し、その説明は省略する。
又、第１図において、61はCPU、62はメモリ、63はイン
ターフェースである。

メモリ62は分割割込処理のうちソフトウェア割込要求の
セット及びリセットを設定するソフトウェア割込要求設
定プログラム64、ソフトウェア割込要求により実行する
処理のプライオリティを設定するプライオリティ設定プ
ログラム65及び回線スキャンにより、回線からの割込要
求及びソフトウェア割込要求が出力されると、プライオ
リティが高い方の処理を実行させる比較プログラム66を
記憶している。

次に、第１図に示した回線制御装置の動作について、第
９図のフローチャートを参照して説明する。

第９図のフローチャートは分割割込処理Ｂを処理B₁とB₂
とに分割して処理しているときに、処理B₂よりもプライ
オリティの高い処理Ａの割込要求が出力された場合の動
作を示すものである。

なお、処理B₁は回線からの割込要求により実行する処理
で、処理B₂はソフトウェア割込要求により実行する処理
である。

（１）共通制御回路27は回線スキャンにより回線０から
の割込要求IPT₀₁を検出すると、走査クロックの出力を
停止して回線スキャンを抑止するとともに、マイクロプ
ロセッサ６に割込要求を出力する。マイクロプロセッサ
６は割込コードを読み込んで、回線０からの割込要求に
対応する処理B₁の実行を開始する。

マイクロプロセッサ６は処理B₁の実行を終了すると、次
に実行すべき処理、即ち処理B₂のプライオリティをLM7
（第３図参照）に格納し、ソフトウェア割込要求を発生
させる。

（３）マイクロプロセッサ６が処理B₁の実行を終了する
と、SCAN10は再び回線スキャンを開始する。回線スキャ
ンしているときに、アドレス切替回路41は走査レジスタ
26が出力する回線走査タイムスロット番号を割込メモリ
42のアドレスとして出力する。

回線番号０の回線がスキャンされると、割込メモリ42に
記憶されているソフトウェア割込要求がENC32aに出力さ
れる。この場合、回線番号０の回線が高レベルの割込要
求IPT₀₁を出力しても、プライオリティエンコーダ32aは
ソフトウェア割込要求のコードを出力することになる。

なお、高レベルの割込要求とは回線制御用LSIからの１
キャラクタ送受信完了割込等であり、高レベルの割込要
求に応じた割込処理をある一定の時間内に行なわない
と、回線エラーが発生する。特に、高速回線において
は、短期間に処理を行なわないと回線上でオーバラン、
アンダーランが発生する。

共通制御回路27はソフトウェア割込要求を検出すると、
走査クロックの出力を停止して回線スキャンを抑止する
とともに、マイクロプロセッサ６に割込要求を出力す
る。

マイクロプロセッサ６はソフトウェア割込要求に対応す
る処理の実行に際して、回線からの割込要求の有無を判
断する。回線からの割込要求有無の判断は、例えば割込
メモリ42の対応するビットを一時的にリセットし、ソフ
トウェア割込要求を解除した状態で、再度ENC32_aの出力
を読み込むことで実現できる。

マイクロプロセッサ６は回線からの割込要求が出力され
ているので、その割込要求に対応する処理Ａのプライオ
リティとLM7に記憶されているソフトウェア割込要求に
対応する処理B₂のプライオリティを比較する。マイクロ
プロセッサ６は処理Ａのプライオリティが処理B₂のプラ
イオリティより高いので、処理Ａを２回目の処理として
実行する。

マイクロプロセッサ６が処理Ａの実行を終了すると、SC
AN10は再度回線スキャンする。マイクロプロセッサ６は
回線から新たに割込要求がないので、処理B₂を３回目の
処理として実行する。

［発明の効果］以上説明したように本発明によれば、分割割込処理の実
行に伴い、ソフトウェア割込要求のプライオリティを設
定しておき、ソフトウェア割込要求が出力されると回線
からの割込要求の有無を判定し、回線からの割込要求有
と判定された場合には回線からの割込要求の出力により
実行される処理のプライオリティとソフトウェア割込要
求の処理のプライオリティとを比較して、回線からの割
込要求のプライオリティが高ければ回線からの割込要求
の処理を優先して実行し、ソフトウェア割込要求の処理
のプライオリティが高ければソフトウェア割込要求の処
理を実行し、回線からの割込要求無と判定された場合に
はソフトウェア割込要求の処理を実行するようにしたの
で、オーバーラン、アンダーランが発生しない回線制御
装置が得られるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例に係る回線制御装置のブロッ
ク図、第２図は通信制御装置の概略構成図、第３図は第
２図に示した基本ユニットの概略構成図、第４図は従来
の回線制御装置の概略構成図、第５図及び第６図は第２
図に示した従来の回線制御装置の動作を示すタイミング
チャート、第７図及び第８図は従来の回線制御装置によ
る分割割込処理のフローチャート、第９図は第１図に示
した回線制御装置の動作を示すフローチャートである。 10……回線走査回路（SCAN）、22a、22b、22c、22d……
回線基板、23……ソフトウェア割込記憶回路、24……ス
キャンモードレジスタ、25……ROM、26……走査レジス
タ、27……共通制御回路、31a、31b、31c、31d……回線
アダプタ、32a、32b、32c、32d……プライオリティエン
コーダ、33a、33b、33c、33d……割込回路、34a、34b、
34c、34d……AND回路、35……情報設定回路、36……比
較回路、41……アドレス切替回路、42……割込メモリ、
61……CPU、62……メモリ、63……インターフェイス、6
4……ソフトウェア割込要求設定プログラム、65……プ
ライオリティ設定プログラム、66……比較プログラム。

Claims

【特許請求の範囲】

【請求項１】回線割込要求の出力により実行される第１
の処理及び該第１の処理の実行終了後に出力されるソフ
トウェア割込要求の出力により実行される第２の処理か
ら構成された分割割込処理を含み、かつそれぞれプライ
オリティが設定されている複数の処理にそれぞれ対応す
る回線からの割込要求を、回線スキャンにより出力する
複数の割込要求出力手段と、前記割込要求に対応する処理を実行する割込処理実行手
段とを有する回線制御装置において、前記ソフトウェア割込要求に対応する第２の処理のプラ
イオリティを設定するプライオリティ設定手段と、前記回線スキャンにより前記ソフトウェア割込要求が出
力されると回線からの割込要求の有無を判定し、回線か
らの割込要求有と判定された場合には前記回線からの割
込要求の出力により実行される第３の処理のプライオリ
ティと前記第２の処理のプライオリティとを比較して、
前記第３の処理のプライオリティが高ければ前記第３の
処理を優先して前記割込処理実行手段に実行させ、前記
第２の処理のプライオリティが高ければ前記第２の処理
を前記割込処理実行手段に実行させ、回線からの割込要
求無と判定された場合には前記第２の処理を前記割込処
理実行手段に実行させる処理制御手段と、を備えたことを特徴とする回線制御装置。