JPH0750451B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0750451B2 JPH0750451B2 JP62057344A JP5734487A JPH0750451B2 JP H0750451 B2 JPH0750451 B2 JP H0750451B2 JP 62057344 A JP62057344 A JP 62057344A JP 5734487 A JP5734487 A JP 5734487A JP H0750451 B2 JPH0750451 B2 JP H0750451B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- memory
- memory access
- control means
- clock stop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Hardware Redundancy (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に主記憶アクセス時の
エラー処理制御に関する。
エラー処理制御に関する。
従来、この種の情報処理装置は、主記憶アクセス時のエ
ラー検出時、要求元にエラーリプライをもどした要求元
で命令再試行可能ならば要求元が命令を再試行すること
により障害回復をはかっていた。
ラー検出時、要求元にエラーリプライをもどした要求元
で命令再試行可能ならば要求元が命令を再試行すること
により障害回復をはかっていた。
上述した従来の情報処理装置では、主記憶の障害が固定
障害なら要求元で命令再試行を実施しても失敗するとい
う欠点があり、さらに、命令再試行不可のタイミングで
要求元がエラーを検出した場合は、要求元自身の障害と
して処理されてしまい（JOB アボート）、障害装置を
正しく切りわけられず、以後システムを継続して運用す
る場合にも、システムへの影響が大きいという欠点があ
る。
障害なら要求元で命令再試行を実施しても失敗するとい
う欠点があり、さらに、命令再試行不可のタイミングで
要求元がエラーを検出した場合は、要求元自身の障害と
して処理されてしまい（JOB アボート）、障害装置を
正しく切りわけられず、以後システムを継続して運用す
る場合にも、システムへの影響が大きいという欠点があ
る。
本発明の情報処理装置は、 互いに独立にアスセス可能な複数のメモリ単位からなる
主記憶装置と、要求元プロセッサと、診断プロセッサ
と、前記主記憶装置と前記要求元プロセッサおよび前記
診断プロセッサとの間に設けられたメモリアクセス制御
装置とを含む情報処理装置であって、 前記要求元プロセッサは、 当該要求元プロセッサからのメモリアクセスに関してエ
ラーを検出するエラー検出手段と、 このエラー検出手段でのエラー検出を前記診断プロセッ
サに通知するエラー通知手段と、 前記エラー検出手段でのエラー検出の際そのメモリアド
レスを保持するエラーアドレス格納手段とを含み、 前記診断プロセッサは、 当該診断プロセッサからのメモリアクセスに関してエラ
ーを検出した際そのエラーの要因が前記主記憶装置にあ
るかどうかを識別するエラー要因識別手段と、 前記エラー通知手段からのエラー通知の際前記要求元プ
ロセッサのクロックを停止させるクロック停止制御手段
と、 このクロック停止制御手段によるクロック停止を無効化
するクロック停止有効制御手段と、 前記エラー通知手段からエラー通知を受け取った際前記
エラーアドレス格納手段からのメモリアドレスに基づい
た再度のメモリアクセスを行い、その結果前記エラー要
因識別手段によってエラー要因が前記主記憶装置にある
ことが識別された場合に前記クロック停止制御手段によ
るクロック停止を無効化するように前記クロック停止有
効制御手段に指示するエラーメモリアクセス制御手段
と、 このエラーメモリアクセス制御手段による再度のメモリ
アクセスの結果に応じてメモリエラーが間欠故障なのか
固定障害なのかを判定すると共に前記メモリアドレス格
納手段に格納されたアドレスによりエラーの要因となっ
たメモリ単位を指摘する障害処理制御手段とを含み、 前記メモリアクセス制御装置は、前記障害処理制御手段
により指摘されたメモリ単位を切り離すメモリ構成制御
手段を含んでいる。
主記憶装置と、要求元プロセッサと、診断プロセッサ
と、前記主記憶装置と前記要求元プロセッサおよび前記
診断プロセッサとの間に設けられたメモリアクセス制御
装置とを含む情報処理装置であって、 前記要求元プロセッサは、 当該要求元プロセッサからのメモリアクセスに関してエ
ラーを検出するエラー検出手段と、 このエラー検出手段でのエラー検出を前記診断プロセッ
サに通知するエラー通知手段と、 前記エラー検出手段でのエラー検出の際そのメモリアド
レスを保持するエラーアドレス格納手段とを含み、 前記診断プロセッサは、 当該診断プロセッサからのメモリアクセスに関してエラ
ーを検出した際そのエラーの要因が前記主記憶装置にあ
るかどうかを識別するエラー要因識別手段と、 前記エラー通知手段からのエラー通知の際前記要求元プ
ロセッサのクロックを停止させるクロック停止制御手段
と、 このクロック停止制御手段によるクロック停止を無効化
するクロック停止有効制御手段と、 前記エラー通知手段からエラー通知を受け取った際前記
エラーアドレス格納手段からのメモリアドレスに基づい
た再度のメモリアクセスを行い、その結果前記エラー要
因識別手段によってエラー要因が前記主記憶装置にある
ことが識別された場合に前記クロック停止制御手段によ
るクロック停止を無効化するように前記クロック停止有
効制御手段に指示するエラーメモリアクセス制御手段
と、 このエラーメモリアクセス制御手段による再度のメモリ
アクセスの結果に応じてメモリエラーが間欠故障なのか
固定障害なのかを判定すると共に前記メモリアドレス格
納手段に格納されたアドレスによりエラーの要因となっ
たメモリ単位を指摘する障害処理制御手段とを含み、 前記メモリアクセス制御装置は、前記障害処理制御手段
により指摘されたメモリ単位を切り離すメモリ構成制御
手段を含んでいる。
主記憶装置の障害発生時、要求元のクロックを停止しな
いで再度障害アドレスにアクセスすることにより、障害
の間欠／固定を切りわけることができる。また、その結
果に応じて間欠ならJOBアボートしないで、固定ならJOB
アボートしてから、共に主記憶装置の再構成制御を実施
して、障害装置を正しく切りわけ障害装置を以後切り離
すことにより、システムへの影響を最小にすることがで
きる。
いで再度障害アドレスにアクセスすることにより、障害
の間欠／固定を切りわけることができる。また、その結
果に応じて間欠ならJOBアボートしないで、固定ならJOB
アボートしてから、共に主記憶装置の再構成制御を実施
して、障害装置を正しく切りわけ障害装置を以後切り離
すことにより、システムへの影響を最小にすることがで
きる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の情報処理装置の一実施例のブロック図
である。
である。
本実施例の情報処理装置は、主記憶装置１と、メモリア
クセス制御装置11と、要求元プロセッサ13と、診断プロ
セッサ14とからなる。主記憶装置１は互いに独立にアク
セス可能な８つのメモリ単位２〜９と、リクエスト信号
50,52,…,64によりメモリ単位２〜９をアクセスし、メ
モリ単位２〜９からリプライ信号51,53,…,65を受け取
る主記憶制御部10とからなる。メモリアクセス制御装置
11は、主記憶装置１と２つの要求元１要求元プロセッサ
13と診断プロセッサ14との間に設けられており、制御信
号66,67により主記憶装置１へのアクセスを制御するリ
クエスト制御回路12とメモリ構成制御回路28とからな
る。要求元プロセッサ13はリクエスト信号68によりメモ
リへのリクエストを制御するリクエスト制御回路15と、
リプライ信号69によるメモリからのリプライを制御する
リプライ制御回路16と、制御信号73からメモリアクセス
に関してエラーを検出するエラー検出回路19と、制御信
号75による前記エラーを制御信号76により診断プロセッ
サ14に通知するエラー通知回路20と、制御信号83による
メモリアクセスエラー検出時の制御信号72からのメモリ
アドレスを保持するエラーアドレス格納回路18とからな
る。診断プロセッサ14は、リクエスト信号70によりメモ
リアクセスリクエストを制御するリクエスト制御回路21
と、リプライ信号71によるメモリアクセスリプライを制
御するリプライ制御回路22と、メモリアクセスエラー検
出時、エラーの原因がメモリにあるかどうかを制御信号
78から識別するエラー要因識別回路23と、メモリアクセ
スエラー検出時、要求元プロセッサ13のクロックを停止
させるクロック停止制御回路24と、前記エラー検出時、
クロック停止制御回路24の有効／無効を制御信号82によ
り制御するクロック停止有効制御回路25と、メモリアク
セスエラー検出時、エラー発生を通知されると、エラー
要因識別回路23によりエラーの要因がメモリにあると識
別された時には、クロック停止有効制御回路25によりク
ロック停止制御回路24を無効にして、エラーアドレス格
納回路18に格納されたアドレスにより、再度メモリアク
セスを行なうエラーメモリアクセス制御回路27と、その
結果に応じてメモリエラーの間欠／固定を判定すると共
にエラーアドレス格納回路18に格納されたアドレスによ
りエラーのメモリ単位を制御信号86によりメモリ構成制
御回路28に指摘する障害処理制御回路26からなる。
クセス制御装置11と、要求元プロセッサ13と、診断プロ
セッサ14とからなる。主記憶装置１は互いに独立にアク
セス可能な８つのメモリ単位２〜９と、リクエスト信号
50,52,…,64によりメモリ単位２〜９をアクセスし、メ
モリ単位２〜９からリプライ信号51,53,…,65を受け取
る主記憶制御部10とからなる。メモリアクセス制御装置
11は、主記憶装置１と２つの要求元１要求元プロセッサ
13と診断プロセッサ14との間に設けられており、制御信
号66,67により主記憶装置１へのアクセスを制御するリ
クエスト制御回路12とメモリ構成制御回路28とからな
る。要求元プロセッサ13はリクエスト信号68によりメモ
リへのリクエストを制御するリクエスト制御回路15と、
リプライ信号69によるメモリからのリプライを制御する
リプライ制御回路16と、制御信号73からメモリアクセス
に関してエラーを検出するエラー検出回路19と、制御信
号75による前記エラーを制御信号76により診断プロセッ
サ14に通知するエラー通知回路20と、制御信号83による
メモリアクセスエラー検出時の制御信号72からのメモリ
アドレスを保持するエラーアドレス格納回路18とからな
る。診断プロセッサ14は、リクエスト信号70によりメモ
リアクセスリクエストを制御するリクエスト制御回路21
と、リプライ信号71によるメモリアクセスリプライを制
御するリプライ制御回路22と、メモリアクセスエラー検
出時、エラーの原因がメモリにあるかどうかを制御信号
78から識別するエラー要因識別回路23と、メモリアクセ
スエラー検出時、要求元プロセッサ13のクロックを停止
させるクロック停止制御回路24と、前記エラー検出時、
クロック停止制御回路24の有効／無効を制御信号82によ
り制御するクロック停止有効制御回路25と、メモリアク
セスエラー検出時、エラー発生を通知されると、エラー
要因識別回路23によりエラーの要因がメモリにあると識
別された時には、クロック停止有効制御回路25によりク
ロック停止制御回路24を無効にして、エラーアドレス格
納回路18に格納されたアドレスにより、再度メモリアク
セスを行なうエラーメモリアクセス制御回路27と、その
結果に応じてメモリエラーの間欠／固定を判定すると共
にエラーアドレス格納回路18に格納されたアドレスによ
りエラーのメモリ単位を制御信号86によりメモリ構成制
御回路28に指摘する障害処理制御回路26からなる。
次に、本実施例の動作について説明する。
通常動作時、メモリへの要求元からの読出し動作時、要
求元プロセッサ13内のリクエスト制御回路15からリクエ
スト信号68を使ってメモリアドレス、リクエストコー
ド、読出し要求などがメモリアクセス制御装置11内のリ
クエスト制御回路12に、リクエストと共に出される。リ
クエスト制御回路12は、他の要求元からのリクエストと
の競合をチェックした上でメモリ構成制御回路28のメモ
リ構成と要求元プロセッサ13から送られてきた読出し要
求メモリアドレスに従って、主記憶装置１の主記憶制御
部10にリクエスト信号66を送出する。主記憶制御部10
は、所望のメモリ単位、例えばメモリ単位２へリクエス
ト信号50を送出し、読出し動作を行なう。読出されたデ
ータはリプライ信号51を用いて、リプライコードと共に
主記憶制御部10へ送られる。さらに、リクエスト制御回
路12の制御により、リプライコード、リプライデータは
リプライ信号69を用いて、要求元プロセッサ13のリプラ
イ制御回路16へもどされる。この時のリプライコードに
は、メモリアクセスに伴なうメモリアクセスエラーの検
出の有／無およびエラー時の要因が主記憶装置１、メモ
リアクセス制御装置11、要求元プロセッサ13のどこにあ
るのかを示す情報が含まれている。メモリアクセスエラ
ーの検出がなければ、通常動作が継続して行なわれるこ
とになる。
求元プロセッサ13内のリクエスト制御回路15からリクエ
スト信号68を使ってメモリアドレス、リクエストコー
ド、読出し要求などがメモリアクセス制御装置11内のリ
クエスト制御回路12に、リクエストと共に出される。リ
クエスト制御回路12は、他の要求元からのリクエストと
の競合をチェックした上でメモリ構成制御回路28のメモ
リ構成と要求元プロセッサ13から送られてきた読出し要
求メモリアドレスに従って、主記憶装置１の主記憶制御
部10にリクエスト信号66を送出する。主記憶制御部10
は、所望のメモリ単位、例えばメモリ単位２へリクエス
ト信号50を送出し、読出し動作を行なう。読出されたデ
ータはリプライ信号51を用いて、リプライコードと共に
主記憶制御部10へ送られる。さらに、リクエスト制御回
路12の制御により、リプライコード、リプライデータは
リプライ信号69を用いて、要求元プロセッサ13のリプラ
イ制御回路16へもどされる。この時のリプライコードに
は、メモリアクセスに伴なうメモリアクセスエラーの検
出の有／無およびエラー時の要因が主記憶装置１、メモ
リアクセス制御装置11、要求元プロセッサ13のどこにあ
るのかを示す情報が含まれている。メモリアクセスエラ
ーの検出がなければ、通常動作が継続して行なわれるこ
とになる。
次に、障害検出時の動作について説明する。メモリへの
要求元からの読出動作時、要求元プロセッサ13のリプラ
イ制御回路16へもどされるリプライ信号69は制御信号73
としてエラー検出回路19へ送られ、エラー検出の有無が
チェックされる。主記憶装置１が原因のエラーが検出さ
れると、エラー通知回路20から制御信号76を用いてエラ
ーメモリアクセス制御回路27とクロック停止制御回路24
へ通知される。制御信号76によりエラーを通知されたク
ロック停止制御回路24は、要求元プロセッサ13のクロッ
クを停止させる。この時同時にエラーのアドレスは、制
御信号72によりリクエスト制御回路15からエラーアドレ
ス格納回路18に格納される。制御信号76によりエラーを
通知されたエラーメモリアクセス制御回路27は、クロッ
ク停止有効制御回路25に対してエラー検出時、クロック
停止制御回路24の動作を無効にするよう制御信号81によ
り指示する。障害処理制御回路26は、エラーアドレス格
納回路18からデータパス74を通して読出したエラーアド
レスに従ってエラーメモリアクセス制御回路27に対して
再度メモリアクセスするように制御信号84により指示す
る。診断プロセッサ14のリクエスト制御回路21からエラ
ーのアドレスに従い主記憶装置１にメモリアクセスが出
される。その結果、リプライ制御回路22にリプライコー
ド、リプライデータなどがもどりエラー要因識別回路23
でメモリアクセスエラーの有無が判定される。この結
果、メモリエラーであっても、クロック停止有効制御回
路25の制御により要求元プロセッサ13のクロックは停止
せず、継続動作可能である。エラーならば障害処理制御
回路26は、本障害を固定障害とみなして、エラーアドレ
ス格納回路18に格納されているエラーアドレスに従って
エラーのメモリ単位を切り離すように制御信号86により
メモリ構成制御回路28に指示する。このようにメモリの
再構成制御を実施することにより障害装置を正しく切り
わけシステムの影響を最小にすることができる。
要求元からの読出動作時、要求元プロセッサ13のリプラ
イ制御回路16へもどされるリプライ信号69は制御信号73
としてエラー検出回路19へ送られ、エラー検出の有無が
チェックされる。主記憶装置１が原因のエラーが検出さ
れると、エラー通知回路20から制御信号76を用いてエラ
ーメモリアクセス制御回路27とクロック停止制御回路24
へ通知される。制御信号76によりエラーを通知されたク
ロック停止制御回路24は、要求元プロセッサ13のクロッ
クを停止させる。この時同時にエラーのアドレスは、制
御信号72によりリクエスト制御回路15からエラーアドレ
ス格納回路18に格納される。制御信号76によりエラーを
通知されたエラーメモリアクセス制御回路27は、クロッ
ク停止有効制御回路25に対してエラー検出時、クロック
停止制御回路24の動作を無効にするよう制御信号81によ
り指示する。障害処理制御回路26は、エラーアドレス格
納回路18からデータパス74を通して読出したエラーアド
レスに従ってエラーメモリアクセス制御回路27に対して
再度メモリアクセスするように制御信号84により指示す
る。診断プロセッサ14のリクエスト制御回路21からエラ
ーのアドレスに従い主記憶装置１にメモリアクセスが出
される。その結果、リプライ制御回路22にリプライコー
ド、リプライデータなどがもどりエラー要因識別回路23
でメモリアクセスエラーの有無が判定される。この結
果、メモリエラーであっても、クロック停止有効制御回
路25の制御により要求元プロセッサ13のクロックは停止
せず、継続動作可能である。エラーならば障害処理制御
回路26は、本障害を固定障害とみなして、エラーアドレ
ス格納回路18に格納されているエラーアドレスに従って
エラーのメモリ単位を切り離すように制御信号86により
メモリ構成制御回路28に指示する。このようにメモリの
再構成制御を実施することにより障害装置を正しく切り
わけシステムの影響を最小にすることができる。
以上説明したように本発明は、主記憶装置の障害発生
時、要求元のクロックを停止しないで再度障害アドレス
にアクセスすることにより、障害の間欠／固定を切りわ
けると共にその結果に応じて、間欠ならJOBアボートし
ないで固定ならJOBアボートしてから、共に主記憶装置
の再構成制御を実施することにより障害装置を正しく切
りわけ障害装置を以後切り離すことにより、システムへ
の影響を最小にすることができるという効果がある。
時、要求元のクロックを停止しないで再度障害アドレス
にアクセスすることにより、障害の間欠／固定を切りわ
けると共にその結果に応じて、間欠ならJOBアボートし
ないで固定ならJOBアボートしてから、共に主記憶装置
の再構成制御を実施することにより障害装置を正しく切
りわけ障害装置を以後切り離すことにより、システムへ
の影響を最小にすることができるという効果がある。
第１図は本発明の情報処理装置の一実施例のブロック図
である。 １……主記憶装置、２〜９……メモリ単位、10……主記
憶制御部、11……メモリアクセス制御回路、12……リク
エスト制御回路、13……要求元プロセッサ、14……診断
プロセッサ、15……リクエスト制御回路、16……リプラ
イ制御回路、18……エラーアドレス格納回路、19……エ
ラー検出回路、20……エラー通知回路、21……リクエス
ト制御回路、22……リプライ制御回路、23……エラー要
因識別回路、24……クロック停止制御回路、25……クロ
ック停止有効制御回路、26……障害処理制御回路、27…
…エラーメモリアクセス制御回路、28……メモリ構成制
御回路、50,52,54,56,58,60,62,64,68,70……リクエス
ト信号、51,53,55,57,59,61,63,65,69,71……リプライ
信号、72,73,74,75,76,77,78,79,80,81,82,83,84,85,8
6,88……制御信号。
である。 １……主記憶装置、２〜９……メモリ単位、10……主記
憶制御部、11……メモリアクセス制御回路、12……リク
エスト制御回路、13……要求元プロセッサ、14……診断
プロセッサ、15……リクエスト制御回路、16……リプラ
イ制御回路、18……エラーアドレス格納回路、19……エ
ラー検出回路、20……エラー通知回路、21……リクエス
ト制御回路、22……リプライ制御回路、23……エラー要
因識別回路、24……クロック停止制御回路、25……クロ
ック停止有効制御回路、26……障害処理制御回路、27…
…エラーメモリアクセス制御回路、28……メモリ構成制
御回路、50,52,54,56,58,60,62,64,68,70……リクエス
ト信号、51,53,55,57,59,61,63,65,69,71……リプライ
信号、72,73,74,75,76,77,78,79,80,81,82,83,84,85,8
6,88……制御信号。
Claims (1)
- 【請求項１】互いに独立にアスセス可能な複数のメモリ
単位からなる主記憶装置と、要求元プロセッサと、診断
プロセッサと、前記主記憶装置と前記要求元プロセッサ
および前記診断プロセッサとの間に設けられたメモリア
クセス制御装置とを含む情報処理装置であって、 前記要求元プロセッサは、 当該要求元プロセッサからのメモリアクセスに関してエ
ラーを検出するエラー検出手段と、 このエラー検出手段でのエラー検出を前記診断プロセッ
サに通知するエラー通知手段と、 前記エラー検出手段でのエラー検出の際そのメモリアド
レスを保持するエラーアドレス格納手段とを含み、 前記診断プロセッサは、 当該診断プロセッサからのメモリアクセスに関してエラ
ーを検出した際そのエラーの要因が前記主記憶装置にあ
るかどうかを識別するエラー要因識別手段と、 前記エラー通知手段からのエラー通知の際前記要求元プ
ロセッサのクロックを停止させるクロック停止制御手段
と、 このクロック停止制御手段によるクロック停止を無効化
するクロック停止有効制御手段と、 前記エラー通知手段からエラー通知を受け取った際前記
エラーアドレス格納手段からのメモリアドレスに基づい
た再度のメモリアクセスを行い、その結果前記エラー要
因識別手段によってエラー要因が前記主記憶装置にある
ことが識別された場合に前記クロック停止制御手段によ
るクロック停止を無効化するように前記クロック停止有
効制御手段に指示するエラーメモリアクセス制御手段
と、 このエラーメモリアクセス制御手段による再度のメモリ
アクセスの結果に応じてメモリエラーが間欠故障なのか
固定障害なのかを判定すると共に前記メモリアドレス格
納手段に格納されたアドレスによりエラーの要因となっ
たメモリ単位を指摘する障害処理制御手段とを含み、 前記メモリアクセス制御装置は、前記障害処理制御手段
により指摘されたメモリ単位を切り離すメモリ構成制御
手段を含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057344A JPH0750451B2 (ja) | 1987-03-11 | 1987-03-11 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057344A JPH0750451B2 (ja) | 1987-03-11 | 1987-03-11 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63221443A JPS63221443A (ja) | 1988-09-14 |
| JPH0750451B2 true JPH0750451B2 (ja) | 1995-05-31 |
Family
ID=13052955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057344A Expired - Lifetime JPH0750451B2 (ja) | 1987-03-11 | 1987-03-11 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750451B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057342A (ja) * | 1973-09-19 | 1975-05-19 | ||
| JPS51144541A (en) * | 1975-06-07 | 1976-12-11 | Nippon Telegr & Teleph Corp <Ntt> | Retrial control system of information processing device |
| JPS57169858A (en) * | 1981-04-13 | 1982-10-19 | Mitsubishi Electric Corp | Data processor |
| JPS6024651A (ja) * | 1983-07-21 | 1985-02-07 | Nippon Telegr & Teleph Corp <Ntt> | 障害処理方式 |
-
1987
- 1987-03-11 JP JP62057344A patent/JPH0750451B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63221443A (ja) | 1988-09-14 |
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