JPH0750782B2 - Input protection circuit - Google Patents
Input protection circuitInfo
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- JPH0750782B2 JPH0750782B2 JP61027671A JP2767186A JPH0750782B2 JP H0750782 B2 JPH0750782 B2 JP H0750782B2 JP 61027671 A JP61027671 A JP 61027671A JP 2767186 A JP2767186 A JP 2767186A JP H0750782 B2 JPH0750782 B2 JP H0750782B2
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- mis
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
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- Protection Of Static Devices (AREA)
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はMISトランジスタの入力保護回路の改良に関す
る。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to an improvement in an input protection circuit for a MIS transistor.
（ロ）従来の技術 従来の入力保護回路としては第３図に示す拡散抵抗を用
いるものが例えば特公昭46−8253号公報等で知られてい
る。(B) Conventional Technology As a conventional input protection circuit, one using a diffused resistor shown in FIG. 3 is known, for example, from Japanese Patent Publication No. 46-8253.
第３図に於いて、（21）はAlによって形成された入力パ
ッド、（22）はＰ型の半導体基板表面に形成されたN+型
の拡散層より成る拡散抵抗体、（23）は保護用MISトラ
ンジスタである。保護用MISトランジスタ（23）は点線
で示すN+型拡散層より成るソースドレイン領域（24）
（25）を有し、チャンネル領域（26）上のゲート電極
（27）はソース領域（24）とコンタクトし接地されてお
り、ドレイン領域（25）の一端は拡散抵抗体（22）に他
端は保護されるMISトランジスタのゲート電極に接続さ
れている。In FIG. 3, (21) is an input pad made of Al, (22) is a diffusion resistor consisting of an N + type diffusion layer formed on the surface of a P type semiconductor substrate, and (23) is a protection. For MIS transistor. The protective MIS transistor (23) is a source / drain region (24) consisting of an N + type diffusion layer shown by a dotted line.
(25), the gate electrode (27) on the channel region (26) is in contact with the source region (24) and is grounded, and one end of the drain region (25) is the other end of the diffusion resistor (22). Is connected to the gate electrode of the MIS transistor to be protected.
斯る構成を回路パターン的に見ると第４図の如く、入力
パッド（21）から拡散抵抗体（22）を経て、保護用MIS
トランジスタ（23）から保護されるMISトランジスタの
ゲート電極に接続されている。従って入力パッド（21）
から印加される入力サージ電圧は拡散抵抗体（22）で減
衰させて、約20V程度のスレッシュホールド電圧を有す
る保護用MISトランジスタ（23）からグランドに抜いてM
ISトランジスタのゲート電極の保護を行っている。When such a configuration is viewed in a circuit pattern, as shown in FIG. 4, a protective MIS is provided from the input pad (21) through the diffusion resistor (22).
It is connected to the gate electrode of the MIS transistor which is protected from the transistor (23). Therefore input pad (21)
The input surge voltage applied from is attenuated by the diffusion resistor (22), and is extracted from the protective MIS transistor (23) having a threshold voltage of about 20V to the ground.
It protects the gate electrode of the IS transistor.
（ハ）発明が解決しようとする問題点 しかしながら斯る従来の入力保護回路では入力サージ電
圧に対して拡散抵抗体（22）の入力パッド（21）側のコ
ンタクト孔付近に入力サージ電圧が集中して印加される
ので、結晶欠陥によるリークパスが形成される欠点があ
った。また従来の入力保護回路では拡散抵抗体（22）の
PN接合が入力サージ電圧に弱いため、入力保護回路の破
壊電圧が50〜100Vと低く高い入力サージ電圧に対しては
永久破壊する欠点があった。(C) Problems to be solved by the invention However, in such a conventional input protection circuit, the input surge voltage is concentrated near the contact hole on the input pad (21) side of the diffusion resistor (22) with respect to the input surge voltage. Therefore, there is a defect that a leak path is formed due to a crystal defect. In the conventional input protection circuit, the diffusion resistor (22)
Since the PN junction is weak against the input surge voltage, the breakdown voltage of the input protection circuit is as low as 50 to 100V, and there is a drawback that it is permanently destroyed against a high input surge voltage.
（ニ）問題点を解決するための手段 本発明は斯上した欠点に鑑してなされ、ポリシリコン抵
抗体および高いスレッショルド電圧を有するMISトラン
ジスタと低いソースドレイン間ブレークダウン電圧を有
するMISトランジスタを並列接続して従来の欠点を大巾
に改善した入力保護回路を実現するものである。(D) Means for Solving the Problems The present invention has been made in view of the above drawbacks, and a polysilicon resistor and an MIS transistor having a high threshold voltage and an MIS transistor having a low source-drain breakdown voltage are arranged in parallel. The connection is to realize an input protection circuit that greatly improves the conventional drawbacks.
（ホ）作用 本発明に依れば、ポリシリコン抵抗体（２）で入力サー
ジ電圧をなめした後、高いスレッショルド電圧（VT）を
有するMISトランジスタ（４）でスパイク状の入力サー
ジ電圧をグランドに抜き、その後低いソースドレイン間
ブレークダウン電圧を有するMISトランジスタ（５）
（６）（７）で低電圧の入力サージ電圧をグランドに抜
いて保護し、永久破壊することなく高電圧大電流の入力
サージ電圧まで保護している。(E) Action According to the present invention, after the input surge voltage is licked by the polysilicon resistor (2), the spike-shaped input surge voltage is grounded by the MIS transistor (4) having a high threshold voltage (VT). MIS transistor having a low source-drain breakdown voltage after that (5)
In (6) and (7), the low-voltage input surge voltage is pulled out to the ground for protection, and even the high-voltage large-current input surge voltage is protected without permanent damage.
（ヘ）実施例 本発明に依る入力保護回路を第１図および第２図を参照
して詳述する。(F) Embodiment An input protection circuit according to the present invention will be described in detail with reference to FIGS. 1 and 2.
第１図は本発明の入力保護回路の上面図を示し、（１）
はAlにより形成された入力パッド、（２）はＰ型の半導
体基板（３）のフィールド絶縁膜上に形成されたN+型ポ
リシリコン層より成るポリシリコン抵抗体、（４）は高
いスレッショルド電位（VT）を有するMISトランジス
タ、（５）（６）（７）は低いソースドレイン間ブレー
クダウン電圧（BVDS）を有するMISトランジスタであ
る。MISトランジスタ（４）（５）（６）（７）は保護
用MISトランジスタを構成し、入力サージ電圧をグラン
ドに抜く働きを有する。FIG. 1 is a top view of the input protection circuit of the present invention, in which (1)
Is an input pad made of Al, (2) is a polysilicon resistor made of an N + type polysilicon layer formed on the field insulating film of the P type semiconductor substrate (3), and (4) is a high threshold potential. MIS transistors having (VT), (5), (6) and (7) are MIS transistors having a low source-drain breakdown voltage (BV DS ). The MIS transistors (4), (5), (6) and (7) form a protective MIS transistor and have a function of extracting the input surge voltage to the ground.
本発明の特徴は保護用MISトランジスタにある。MISトラ
ンジスタ（４）はポリシリコン抵抗体（２）の出力端に
接続され、点線で示すN+型拡散層より成るソースドレイ
ン領域（８）（９）が離間して設けられ、チャンネル領
域（10）上のゲート酸化膜上にはAlより成るゲート電極
（11）を設け、ゲート電極（11）はドレイン電極（12）
と接続され、ソース電極（13）は接地されている。MIS
トランジスタ（５）（６）（７）は点線で示すN+型拡散
層より成るソースドレイン領域（14）（15）が離間して
設けられ、ソースドレイン領域（14）（15）の内側を階
段状にしてチャンネル長を３段階に漸減させ、チャンネ
ル領域（16）上のゲート酸化膜上にはN+型のポリシリコ
ン層より成るゲート電極（17）を設け、ドレイン電極
（18）はMISトランジスタ（４）のドレイン電極（12）
と接続し、ゲート電極（17）はソース電極（19）と接続
して接地されている。そしてMISトランジスタ（５）
（６）（７）は夫々並列に接続され、ドレイン電極（1
8）は保護されるMISトランジスタ（図示せず）のゲート
電極に接続されている。The feature of the present invention resides in the protective MIS transistor. The MIS transistor (4) is connected to the output terminal of the polysilicon resistor (2), the source / drain regions (8) and (9) made of N + type diffusion layers shown by the dotted line are provided separately, and the channel region (10 ) A gate electrode (11) made of Al is provided on the upper gate oxide film, and the gate electrode (11) is a drain electrode (12).
And the source electrode (13) is grounded. MIS
Transistors (5), (6) and (7) are provided with source / drain regions (14) and (15) composed of N + -type diffusion layers shown by dotted lines and spaced from each other, and stairs inside the source and drain regions (14) and (15). In this way, the channel length is gradually reduced in three steps, the gate electrode (17) made of an N + type polysilicon layer is provided on the gate oxide film on the channel region (16), and the drain electrode (18) is the MIS transistor. Drain electrode of (4) (12)
The gate electrode (17) is connected to the source electrode (19) and is grounded. And MIS transistor (5)
(6) and (7) are connected in parallel, and the drain electrode (1
8) is connected to the gate electrode of the MIS transistor (not shown) to be protected.
上述したMISトランジスタ（４）はスレッショルド電位
（VT）を約30〜40Vに設定しており、主としてスパイク
状の高電圧の入力サージ電圧からの保護に用いる。また
MISトランジスタ（５）（６）（７）は約44μｍとチャ
ンネル巾を一定にし、チャンネル長をポリシリコン抵抗
体（２）側より17μｍ、５μｍ、３μｍと漸減させて電
流容量を後段に行く程大きくして電流の集中を防止して
いる。なおMISトランジスタ（５）（６）（７）はソー
スドレイン間ブレークダウン電圧BVDSを15〜20Vに設定
し、低電圧大電流の入力サージ電圧からの保護に用い
る。The threshold voltage (VT) of the MIS transistor (4) described above is set to about 30 to 40 V, and is mainly used for protection from spike-like high voltage input surge voltage. Also
The MIS transistors (5), (6) and (7) have a constant channel width of about 44 μm, the channel length is gradually reduced to 17 μm, 5 μm and 3 μm from the side of the polysilicon resistor (2) to increase the current capacity to the later stage. This prevents current concentration. Note MIS transistor (5) (6) (7) sets the breakdown voltage BV DS between the source and the drain in 15～20V, used to protect the input surge voltage of the low voltage and high current.
第２図は第１図に示す本発明の入力保護回路の等価回路
図であり、入力パッド（１）にポリシリコン抵抗体
（２）の一端を接続し、他端には保護用MISトランジス
タを構成するMISトランジスタ（４）とMISトランジスタ
（５）（６）（７）が並列に接続され、保護されるMIS
トランジスタのゲート電極に接続させている。なおMIS
トランジスタ（４）（５）（６）（７）のドレイン領域
（９）（15）が形成する寄生ダイオード（20）が基板間
に挿入されている。FIG. 2 is an equivalent circuit diagram of the input protection circuit of the present invention shown in FIG. 1, in which one end of the polysilicon resistor (2) is connected to the input pad (1) and the protection MIS transistor is connected to the other end. The MIS transistor (4) and the MIS transistors (5), (6), and (7) constituting the MIS transistor are connected in parallel and protected.
It is connected to the gate electrode of the transistor. MIS
A parasitic diode (20) formed by the drain regions (9) and (15) of the transistors (4), (5), (6) and (7) is inserted between the substrates.
次に本発明に依る入力保護回路の動作について説明す
る。入力サージ電圧は約800Ωのポリシリコン抵抗体
（２）でなめされた後、MISトランジスタ（４）に印加
される。MISトランジスタ（４）は約40のスレッショル
ド電圧（VT）を有しているので、アルミゲート構造の速
応性を利用して40V以上のスパイク状の入力サージ電圧
をMISトランジスタ（４）を介して接地に抜く。次に入
力サージ電圧はMISトランジスタ（５）（６）（７）に
印加され、MISトランジスタ（５）（６）（７）の約15
〜20Vのソースドレイン間ブレークダウン電圧BVDSで接
地へ抜かれる。従って保護されるMISトランジスタのゲ
ート電極には少くとも20V以下の入力サージ電圧しか印
加されず、保護されるMISトランジスタを入力サージ電
圧より保護できる。なおMISトランジスタ（５）（６）
（７）は異なるチャンネル長に形成されているので、特
定のMISトランジスタ（５）（６）（７）への電流集中
を防止でき永久破壊にも大変強い構造を有する。Next, the operation of the input protection circuit according to the present invention will be described. The input surge voltage is applied to the MIS transistor (4) after being licked by a polysilicon resistor (2) of about 800Ω. Since the MIS transistor (4) has a threshold voltage (VT) of about 40, the spike-like input surge voltage of 40 V or more is grounded via the MIS transistor (4) by utilizing the quick response of the aluminum gate structure. Pull out. Next, the input surge voltage is applied to the MIS transistors (5), (6) and (7), and the input surge voltage is about 15 times that of the MIS transistors (5), (6) and (7).
Pulled to ground with source-drain breakdown voltage BV DS of ~ 20V. Therefore, only the input surge voltage of 20 V or less is applied to the gate electrode of the MIS transistor to be protected, and the MIS transistor to be protected can be protected from the input surge voltage. MIS transistor (5) (6)
Since (7) is formed with different channel lengths, current concentration on specific MIS transistors (5), (6) and (7) can be prevented, and the structure has a very strong structure against permanent damage.
（ト）発明の効果 本発明に依れば、ポリシリコン抵抗体（２）を用いるこ
とにより入力リークの発生を防止している。(G) Effect of the Invention According to the present invention, the occurrence of input leakage is prevented by using the polysilicon resistor (2).
また本発明では保護用MISトランジスタを高いスレッシ
ョルド電位を有するMISトランジスタ（４）と低いソー
スドレイン間ブレークダウン電圧を有するMISトランジ
スタ（５）（６）（７）とで構成しているので、広範囲
の入力サージ電圧に有効となり、具体的には＋500V〜−
300Vまでの保護範囲を実現できる。Further, in the present invention, since the protective MIS transistor is composed of the MIS transistor (4) having a high threshold potential and the MIS transistors (5) (6) (7) having a low source-drain breakdown voltage, a wide range of Effective for input surge voltage, specifically + 500V to −
A protection range of up to 300V can be realized.
更に本発明ではMISトランジスタ（５）（６）（７）に
より電流の分散を実現しており、永久破壊に強い入力保
護回路を提供できる。Further, in the present invention, current distribution is realized by the MIS transistors (5), (6) and (7), and it is possible to provide an input protection circuit that is resistant to permanent damage.
第１図は本発明に依る入力保護回路を説明する上面図、
第２図は本発明の入力保護回路の等価回路図、第３図は
従来の入力保護回路を説明する上面図、第４図は従来の
入力保護回路の等価回路図である。 （１）は入力パッド、（２）はポリシリコン抵抗体、
（４）（５）（６）（７）は保護用MISトランジスタ、
（11）はAlより成るゲート電極、（17）はポリシリコン
より成るゲート電極、（20）は寄生ダイオードである。FIG. 1 is a top view illustrating an input protection circuit according to the present invention,
2 is an equivalent circuit diagram of the input protection circuit of the present invention, FIG. 3 is a top view for explaining the conventional input protection circuit, and FIG. 4 is an equivalent circuit diagram of the conventional input protection circuit. (1) is an input pad, (2) is a polysilicon resistor,
(4), (5), (6) and (7) are protection MIS transistors,
(11) is a gate electrode made of Al, (17) is a gate electrode made of polysilicon, and (20) is a parasitic diode.
Claims (1)
所定のスレッショルド電圧を有する保護用MISトランジ
スタを介して保護されるMISトランジスタのゲート電極
に接続される入力保護回路において、前記保護用MISト
ランジスタを高いスレッショルド電圧を有するMISトラ
ンジスタと該スレッショルド電圧より低いソースドレイ
ン間ブレークダウン電圧を有する複数のMISトランジス
タとを並列に接続して形成し、且つ前記複数のMISトラ
ンジスタのチャネル長をポリシリコン抵抗体側より漸減
させ電流容量を後段に行く程大きくしたことを特徴とす
る入力保護回路。1. An input protection circuit connected to a gate electrode of a MIS transistor protected through a polysilicon resistor and a protection MIS transistor having a predetermined threshold voltage, which is higher than an input pad, wherein the protection MIS transistor is higher. A MIS transistor having a threshold voltage and a plurality of MIS transistors having a source-drain breakdown voltage lower than the threshold voltage are connected in parallel, and the channel lengths of the plurality of MIS transistors are gradually reduced from the polysilicon resistor side. The input protection circuit is characterized in that the current capacity is increased toward the latter stage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027671A JPH0750782B2 (en) | 1986-02-10 | 1986-02-10 | Input protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027671A JPH0750782B2 (en) | 1986-02-10 | 1986-02-10 | Input protection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62185374A JPS62185374A (en) | 1987-08-13 |
| JPH0750782B2 true JPH0750782B2 (en) | 1995-05-31 |
Family
ID=12227410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61027671A Expired - Lifetime JPH0750782B2 (en) | 1986-02-10 | 1986-02-10 | Input protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750782B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143561A (en) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | Semiconductor device |
| JPS59224164A (en) * | 1983-06-03 | 1984-12-17 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1986
- 1986-02-10 JP JP61027671A patent/JPH0750782B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62185374A (en) | 1987-08-13 |
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