JPH0750782B2 - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH0750782B2 JPH0750782B2 JP61027671A JP2767186A JPH0750782B2 JP H0750782 B2 JPH0750782 B2 JP H0750782B2 JP 61027671 A JP61027671 A JP 61027671A JP 2767186 A JP2767186 A JP 2767186A JP H0750782 B2 JPH0750782 B2 JP H0750782B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- mis transistor
- mis
- protection circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はMISトランジスタの入力保護回路の改良に関す
る。
る。
（ロ）従来の技術 従来の入力保護回路としては第３図に示す拡散抵抗を用
いるものが例えば特公昭46−8253号公報等で知られてい
る。
いるものが例えば特公昭46−8253号公報等で知られてい
る。
第３図に於いて、（21）はAlによって形成された入力パ
ッド、（22）はＰ型の半導体基板表面に形成されたN+型
の拡散層より成る拡散抵抗体、（23）は保護用MISトラ
ンジスタである。保護用MISトランジスタ（23）は点線
で示すN+型拡散層より成るソースドレイン領域（24）
（25）を有し、チャンネル領域（26）上のゲート電極
（27）はソース領域（24）とコンタクトし接地されてお
り、ドレイン領域（25）の一端は拡散抵抗体（22）に他
端は保護されるMISトランジスタのゲート電極に接続さ
れている。
ッド、（22）はＰ型の半導体基板表面に形成されたN+型
の拡散層より成る拡散抵抗体、（23）は保護用MISトラ
ンジスタである。保護用MISトランジスタ（23）は点線
で示すN+型拡散層より成るソースドレイン領域（24）
（25）を有し、チャンネル領域（26）上のゲート電極
（27）はソース領域（24）とコンタクトし接地されてお
り、ドレイン領域（25）の一端は拡散抵抗体（22）に他
端は保護されるMISトランジスタのゲート電極に接続さ
れている。
斯る構成を回路パターン的に見ると第４図の如く、入力
パッド（21）から拡散抵抗体（22）を経て、保護用MIS
トランジスタ（23）から保護されるMISトランジスタの
ゲート電極に接続されている。従って入力パッド（21）
から印加される入力サージ電圧は拡散抵抗体（22）で減
衰させて、約20V程度のスレッシュホールド電圧を有す
る保護用MISトランジスタ（23）からグランドに抜いてM
ISトランジスタのゲート電極の保護を行っている。
パッド（21）から拡散抵抗体（22）を経て、保護用MIS
トランジスタ（23）から保護されるMISトランジスタの
ゲート電極に接続されている。従って入力パッド（21）
から印加される入力サージ電圧は拡散抵抗体（22）で減
衰させて、約20V程度のスレッシュホールド電圧を有す
る保護用MISトランジスタ（23）からグランドに抜いてM
ISトランジスタのゲート電極の保護を行っている。
（ハ）発明が解決しようとする問題点 しかしながら斯る従来の入力保護回路では入力サージ電
圧に対して拡散抵抗体（22）の入力パッド（21）側のコ
ンタクト孔付近に入力サージ電圧が集中して印加される
ので、結晶欠陥によるリークパスが形成される欠点があ
った。また従来の入力保護回路では拡散抵抗体（22）の
PN接合が入力サージ電圧に弱いため、入力保護回路の破
壊電圧が50〜100Vと低く高い入力サージ電圧に対しては
永久破壊する欠点があった。
圧に対して拡散抵抗体（22）の入力パッド（21）側のコ
ンタクト孔付近に入力サージ電圧が集中して印加される
ので、結晶欠陥によるリークパスが形成される欠点があ
った。また従来の入力保護回路では拡散抵抗体（22）の
PN接合が入力サージ電圧に弱いため、入力保護回路の破
壊電圧が50〜100Vと低く高い入力サージ電圧に対しては
永久破壊する欠点があった。
（ニ）問題点を解決するための手段 本発明は斯上した欠点に鑑してなされ、ポリシリコン抵
抗体および高いスレッショルド電圧を有するMISトラン
ジスタと低いソースドレイン間ブレークダウン電圧を有
するMISトランジスタを並列接続して従来の欠点を大巾
に改善した入力保護回路を実現するものである。
抗体および高いスレッショルド電圧を有するMISトラン
ジスタと低いソースドレイン間ブレークダウン電圧を有
するMISトランジスタを並列接続して従来の欠点を大巾
に改善した入力保護回路を実現するものである。
（ホ）作用 本発明に依れば、ポリシリコン抵抗体（２）で入力サー
ジ電圧をなめした後、高いスレッショルド電圧（VT）を
有するMISトランジスタ（４）でスパイク状の入力サー
ジ電圧をグランドに抜き、その後低いソースドレイン間
ブレークダウン電圧を有するMISトランジスタ（５）
（６）（７）で低電圧の入力サージ電圧をグランドに抜
いて保護し、永久破壊することなく高電圧大電流の入力
サージ電圧まで保護している。
ジ電圧をなめした後、高いスレッショルド電圧（VT）を
有するMISトランジスタ（４）でスパイク状の入力サー
ジ電圧をグランドに抜き、その後低いソースドレイン間
ブレークダウン電圧を有するMISトランジスタ（５）
（６）（７）で低電圧の入力サージ電圧をグランドに抜
いて保護し、永久破壊することなく高電圧大電流の入力
サージ電圧まで保護している。
（ヘ）実施例 本発明に依る入力保護回路を第１図および第２図を参照
して詳述する。
して詳述する。
第１図は本発明の入力保護回路の上面図を示し、（１）
はAlにより形成された入力パッド、（２）はＰ型の半導
体基板（３）のフィールド絶縁膜上に形成されたN+型ポ
リシリコン層より成るポリシリコン抵抗体、（４）は高
いスレッショルド電位（VT）を有するMISトランジス
タ、（５）（６）（７）は低いソースドレイン間ブレー
クダウン電圧（BVDS）を有するMISトランジスタであ
る。MISトランジスタ（４）（５）（６）（７）は保護
用MISトランジスタを構成し、入力サージ電圧をグラン
ドに抜く働きを有する。
はAlにより形成された入力パッド、（２）はＰ型の半導
体基板（３）のフィールド絶縁膜上に形成されたN+型ポ
リシリコン層より成るポリシリコン抵抗体、（４）は高
いスレッショルド電位（VT）を有するMISトランジス
タ、（５）（６）（７）は低いソースドレイン間ブレー
クダウン電圧（BVDS）を有するMISトランジスタであ
る。MISトランジスタ（４）（５）（６）（７）は保護
用MISトランジスタを構成し、入力サージ電圧をグラン
ドに抜く働きを有する。
本発明の特徴は保護用MISトランジスタにある。MISトラ
ンジスタ（４）はポリシリコン抵抗体（２）の出力端に
接続され、点線で示すN+型拡散層より成るソースドレイ
ン領域（８）（９）が離間して設けられ、チャンネル領
域（10）上のゲート酸化膜上にはAlより成るゲート電極
（11）を設け、ゲート電極（11）はドレイン電極（12）
と接続され、ソース電極（13）は接地されている。MIS
トランジスタ（５）（６）（７）は点線で示すN+型拡散
層より成るソースドレイン領域（14）（15）が離間して
設けられ、ソースドレイン領域（14）（15）の内側を階
段状にしてチャンネル長を３段階に漸減させ、チャンネ
ル領域（16）上のゲート酸化膜上にはN+型のポリシリコ
ン層より成るゲート電極（17）を設け、ドレイン電極
（18）はMISトランジスタ（４）のドレイン電極（12）
と接続し、ゲート電極（17）はソース電極（19）と接続
して接地されている。そしてMISトランジスタ（５）
（６）（７）は夫々並列に接続され、ドレイン電極（1
8）は保護されるMISトランジスタ（図示せず）のゲート
電極に接続されている。
ンジスタ（４）はポリシリコン抵抗体（２）の出力端に
接続され、点線で示すN+型拡散層より成るソースドレイ
ン領域（８）（９）が離間して設けられ、チャンネル領
域（10）上のゲート酸化膜上にはAlより成るゲート電極
（11）を設け、ゲート電極（11）はドレイン電極（12）
と接続され、ソース電極（13）は接地されている。MIS
トランジスタ（５）（６）（７）は点線で示すN+型拡散
層より成るソースドレイン領域（14）（15）が離間して
設けられ、ソースドレイン領域（14）（15）の内側を階
段状にしてチャンネル長を３段階に漸減させ、チャンネ
ル領域（16）上のゲート酸化膜上にはN+型のポリシリコ
ン層より成るゲート電極（17）を設け、ドレイン電極
（18）はMISトランジスタ（４）のドレイン電極（12）
と接続し、ゲート電極（17）はソース電極（19）と接続
して接地されている。そしてMISトランジスタ（５）
（６）（７）は夫々並列に接続され、ドレイン電極（1
8）は保護されるMISトランジスタ（図示せず）のゲート
電極に接続されている。
上述したMISトランジスタ（４）はスレッショルド電位
（VT）を約30〜40Vに設定しており、主としてスパイク
状の高電圧の入力サージ電圧からの保護に用いる。また
MISトランジスタ（５）（６）（７）は約44μｍとチャ
ンネル巾を一定にし、チャンネル長をポリシリコン抵抗
体（２）側より17μｍ、５μｍ、３μｍと漸減させて電
流容量を後段に行く程大きくして電流の集中を防止して
いる。なおMISトランジスタ（５）（６）（７）はソー
スドレイン間ブレークダウン電圧BVDSを15〜20Vに設定
し、低電圧大電流の入力サージ電圧からの保護に用い
る。
（VT）を約30〜40Vに設定しており、主としてスパイク
状の高電圧の入力サージ電圧からの保護に用いる。また
MISトランジスタ（５）（６）（７）は約44μｍとチャ
ンネル巾を一定にし、チャンネル長をポリシリコン抵抗
体（２）側より17μｍ、５μｍ、３μｍと漸減させて電
流容量を後段に行く程大きくして電流の集中を防止して
いる。なおMISトランジスタ（５）（６）（７）はソー
スドレイン間ブレークダウン電圧BVDSを15〜20Vに設定
し、低電圧大電流の入力サージ電圧からの保護に用い
る。
第２図は第１図に示す本発明の入力保護回路の等価回路
図であり、入力パッド（１）にポリシリコン抵抗体
（２）の一端を接続し、他端には保護用MISトランジス
タを構成するMISトランジスタ（４）とMISトランジスタ
（５）（６）（７）が並列に接続され、保護されるMIS
トランジスタのゲート電極に接続させている。なおMIS
トランジスタ（４）（５）（６）（７）のドレイン領域
（９）（15）が形成する寄生ダイオード（20）が基板間
に挿入されている。
図であり、入力パッド（１）にポリシリコン抵抗体
（２）の一端を接続し、他端には保護用MISトランジス
タを構成するMISトランジスタ（４）とMISトランジスタ
（５）（６）（７）が並列に接続され、保護されるMIS
トランジスタのゲート電極に接続させている。なおMIS
トランジスタ（４）（５）（６）（７）のドレイン領域
（９）（15）が形成する寄生ダイオード（20）が基板間
に挿入されている。
次に本発明に依る入力保護回路の動作について説明す
る。入力サージ電圧は約800Ωのポリシリコン抵抗体
（２）でなめされた後、MISトランジスタ（４）に印加
される。MISトランジスタ（４）は約40のスレッショル
ド電圧（VT）を有しているので、アルミゲート構造の速
応性を利用して40V以上のスパイク状の入力サージ電圧
をMISトランジスタ（４）を介して接地に抜く。次に入
力サージ電圧はMISトランジスタ（５）（６）（７）に
印加され、MISトランジスタ（５）（６）（７）の約15
〜20Vのソースドレイン間ブレークダウン電圧BVDSで接
地へ抜かれる。従って保護されるMISトランジスタのゲ
ート電極には少くとも20V以下の入力サージ電圧しか印
加されず、保護されるMISトランジスタを入力サージ電
圧より保護できる。なおMISトランジスタ（５）（６）
（７）は異なるチャンネル長に形成されているので、特
定のMISトランジスタ（５）（６）（７）への電流集中
を防止でき永久破壊にも大変強い構造を有する。
る。入力サージ電圧は約800Ωのポリシリコン抵抗体
（２）でなめされた後、MISトランジスタ（４）に印加
される。MISトランジスタ（４）は約40のスレッショル
ド電圧（VT）を有しているので、アルミゲート構造の速
応性を利用して40V以上のスパイク状の入力サージ電圧
をMISトランジスタ（４）を介して接地に抜く。次に入
力サージ電圧はMISトランジスタ（５）（６）（７）に
印加され、MISトランジスタ（５）（６）（７）の約15
〜20Vのソースドレイン間ブレークダウン電圧BVDSで接
地へ抜かれる。従って保護されるMISトランジスタのゲ
ート電極には少くとも20V以下の入力サージ電圧しか印
加されず、保護されるMISトランジスタを入力サージ電
圧より保護できる。なおMISトランジスタ（５）（６）
（７）は異なるチャンネル長に形成されているので、特
定のMISトランジスタ（５）（６）（７）への電流集中
を防止でき永久破壊にも大変強い構造を有する。
（ト）発明の効果 本発明に依れば、ポリシリコン抵抗体（２）を用いるこ
とにより入力リークの発生を防止している。
とにより入力リークの発生を防止している。
また本発明では保護用MISトランジスタを高いスレッシ
ョルド電位を有するMISトランジスタ（４）と低いソー
スドレイン間ブレークダウン電圧を有するMISトランジ
スタ（５）（６）（７）とで構成しているので、広範囲
の入力サージ電圧に有効となり、具体的には＋500V〜−
300Vまでの保護範囲を実現できる。
ョルド電位を有するMISトランジスタ（４）と低いソー
スドレイン間ブレークダウン電圧を有するMISトランジ
スタ（５）（６）（７）とで構成しているので、広範囲
の入力サージ電圧に有効となり、具体的には＋500V〜−
300Vまでの保護範囲を実現できる。
更に本発明ではMISトランジスタ（５）（６）（７）に
より電流の分散を実現しており、永久破壊に強い入力保
護回路を提供できる。
より電流の分散を実現しており、永久破壊に強い入力保
護回路を提供できる。
第１図は本発明に依る入力保護回路を説明する上面図、
第２図は本発明の入力保護回路の等価回路図、第３図は
従来の入力保護回路を説明する上面図、第４図は従来の
入力保護回路の等価回路図である。 （１）は入力パッド、（２）はポリシリコン抵抗体、
（４）（５）（６）（７）は保護用MISトランジスタ、
（11）はAlより成るゲート電極、（17）はポリシリコン
より成るゲート電極、（20）は寄生ダイオードである。
第２図は本発明の入力保護回路の等価回路図、第３図は
従来の入力保護回路を説明する上面図、第４図は従来の
入力保護回路の等価回路図である。 （１）は入力パッド、（２）はポリシリコン抵抗体、
（４）（５）（６）（７）は保護用MISトランジスタ、
（11）はAlより成るゲート電極、（17）はポリシリコン
より成るゲート電極、（20）は寄生ダイオードである。
Claims (1)
- 【請求項１】入力パッドよりポリシリコン抵抗体および
所定のスレッショルド電圧を有する保護用MISトランジ
スタを介して保護されるMISトランジスタのゲート電極
に接続される入力保護回路において、前記保護用MISト
ランジスタを高いスレッショルド電圧を有するMISトラ
ンジスタと該スレッショルド電圧より低いソースドレイ
ン間ブレークダウン電圧を有する複数のMISトランジス
タとを並列に接続して形成し、且つ前記複数のMISトラ
ンジスタのチャネル長をポリシリコン抵抗体側より漸減
させ電流容量を後段に行く程大きくしたことを特徴とす
る入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027671A JPH0750782B2 (ja) | 1986-02-10 | 1986-02-10 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027671A JPH0750782B2 (ja) | 1986-02-10 | 1986-02-10 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62185374A JPS62185374A (ja) | 1987-08-13 |
| JPH0750782B2 true JPH0750782B2 (ja) | 1995-05-31 |
Family
ID=12227410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61027671A Expired - Lifetime JPH0750782B2 (ja) | 1986-02-10 | 1986-02-10 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750782B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143561A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置 |
| JPS59224164A (ja) * | 1983-06-03 | 1984-12-17 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-02-10 JP JP61027671A patent/JPH0750782B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62185374A (ja) | 1987-08-13 |
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