JPH0750875B2 - Multi-source digital transmission system - Google Patents
Multi-source digital transmission systemInfo
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- JPH0750875B2 JPH0750875B2 JP62138301A JP13830187A JPH0750875B2 JP H0750875 B2 JPH0750875 B2 JP H0750875B2 JP 62138301 A JP62138301 A JP 62138301A JP 13830187 A JP13830187 A JP 13830187A JP H0750875 B2 JPH0750875 B2 JP H0750875B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、異なるオーデイオ源からのデイジタルオーデ
イオデータのどの多重伝送するに好適な多元デイジタル
伝送システムに関する。The present invention relates to a multiple digital transmission system suitable for multiplex transmission of digital audio data from different audio sources.
多チヤンネルのオーデイオ信号を多重して伝送するため
の技術に関しては、従来、例えば特開昭59−110239号公
報に記載されるように、複数のチヤンネルのアナログ入
力信号をデイジタル信号に変換し、デイジタル信号処理
により時分割多重を行つているものがある。ここでは、
ｎチヤンネルのＡ−Ｄ変換において、１つの基準発振源
より生成される基準クロックを順次シフトして位相が異
なるｎ個のクロツクを形成し、各チヤンネルのアナログ
信号を別々のクロツクでＡ−Ｄ変換することにより、Ａ
−Ｄ変換後の各デイジタル信号が順次シフトして出力さ
れ、これらｎチヤンネルのデータを順次取り込むことに
より多重化を行つている。この場合、各チヤンネルの入
力信号はアナログ信号であり、多重装置内の単一の基準
発振源のクロツクによりシステム全体を制御しているの
で、各チヤンネルのデイジタルデータは同期化されて多
重伝送できた。Regarding a technique for multiplexing and transmitting audio signals of multiple channels, conventionally, as described in, for example, Japanese Patent Laid-Open No. 59-110239, the analog input signals of a plurality of channels are converted into digital signals, and the digital signals are converted into digital signals. Some of them perform time division multiplexing by signal processing. here,
In n-channel A-D conversion, the reference clock generated from one reference oscillation source is sequentially shifted to form n clocks having different phases, and the analog signals of each channel are A-D converted by separate clocks. By doing,
Each digital signal after -D conversion is sequentially shifted and output, and the data of these n channels are sequentially taken in to perform multiplexing. In this case, since the input signal of each channel is an analog signal and the entire system is controlled by the clock of a single reference oscillation source in the multiplexer, the digital data of each channel can be synchronized and multiplexed. .
一方、CD（コンパクトデイスクシステム）,DAT（デイジ
タルオーデイオテープシステム）,BS（衛星放送受信
機）などのデイジタルオーデイオ機器が今後益々普及
し、パソコンのデータ通信、ホームオートメーシヨンの
実用化が実現していくと、ローカルエリアでのこれらの
デイジタルデータの多重伝送が必要となると考えられ
る。On the other hand, digital audio equipment such as CD (Compact Disk System), DAT (Digital Audio Tape System), BS (Satellite Broadcasting Receiver) will become more and more popular in the future, and data communication of PC and home automation will be realized. Then, multiple transmission of these digital data in the local area will be required.
上記従来技術もデイジタルデータの多重伝送に関するも
のであるが、各信号源からの入力信号はアナログ信号で
あり、単一の基準クロツクを用いてデイジタルデータの
多重伝送が可能であつた。しかし、上記のデイジタルオ
ーデイオ機器やパソコン，ホームオートメーシヨンなど
のデイジタルデータを処理する機器を信号源とし、これ
らからデイジタル信号を入力して多重伝送する場合、夫
々の信号源が独自の基準発振源によつて動作し、あるい
は信号源のフオーマツトによつて各デイジタル信号の伝
送レートが異なる場合には、上記従来技術を適用するこ
とができない。もちろん、各入力デイジタル信号を全て
アナログ信号に変換すれば、上記従来技術の適用が可能
となるが、さらにデイジタル−アナログ変換手段が必要
となり、信号の劣化を惹き起すとともに、回路規模の複
雑化，大型化をまねいて問題がある。The above-mentioned prior art also relates to the multiplex transmission of digital data, but the input signal from each signal source is an analog signal, and the multiplex transmission of digital data was possible using a single reference clock. However, when the above digital audio equipment, personal computers, equipment for processing digital data such as home automation are used as signal sources, and digital signals are input from these equipment for multiplex transmission, each signal source becomes its own reference oscillation source. Therefore, the above-mentioned conventional technique cannot be applied when the transmission rate of each digital signal differs depending on the format of the signal source or the format of the signal source. Of course, if all the input digital signals are converted into analog signals, the above-mentioned conventional technology can be applied, but further digital-analog conversion means is required, which causes signal deterioration and complicates the circuit scale. There is a problem that leads to upsizing.
本発明の目的は、かかる問題点を解消し、互いに独立な
信号源からのデイジタル信号を忠実に伝送可能とし、か
つ安定した再生を可能とした多元デイジタル伝送システ
ムを提供することにある。An object of the present invention is to solve the above problems, and to provide a multi-source digital transmission system capable of faithfully transmitting digital signals from mutually independent signal sources and capable of stable reproduction.
上記目的を達成するために、本発明は、各入力デイジタ
ル信号を夫々予め定められた周期毎に時間軸圧縮して所
定の順序でシリアルに配列し、時分割多重して伝送す
る。To achieve the above object, according to the present invention, each input digital signal is time-axis-compressed for each predetermined period, serially arranged in a predetermined order, and time-division multiplexed for transmission.
各入力デイジタル信号は、夫々、予め定められた周期毎
に区分されて時間軸圧縮されるが、該周期および圧縮率
は、伝送すべき全ての入力デイジタル信号の時間軸圧縮
された区分が互いに所定の順序でシリアルに配列できる
ように設定する。このために、伝送レートが互いに異な
る各入力デイジタル信号を、伝送レートの違いを許した
まま直接多重化してしかも夫々全てを伝送することがで
きる。Each input digital signal is divided into predetermined periods and compressed on the time axis. The periods and the compression ratios are such that the time-axis-compressed divisions of all the input digital signals to be transmitted are predetermined. Set so that they can be arranged serially in the order of. For this reason, it is possible to directly multiplex each input digital signal having a different transmission rate while allowing a difference in the transmission rate and to transmit all of them individually.
該周期，該圧縮率は入力デイジタル信号の伝送レートの
比に応じて該入力デイジタル信号毎に異ならせてもよい
し、互いに同一にしてもよい。該圧縮率、さらには該周
期を該入力デイジタル信号の伝送レートの比に応じて異
ならせることにより、得られる多重シリアル信号の伝送
レートを全体にわたつて均一にすることもできる。The cycle and the compression rate may be different for each input digital signal according to the ratio of the transmission rate of the input digital signal, or may be the same as each other. It is possible to make the transmission rate of the obtained multiple serial signal uniform over the whole by making the compression rate and further the period different according to the ratio of the transmission rate of the input digital signal.
以下、本発明の実施例を図面によつて説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明による多元デイジタル信号システムの一
実施例を示すブロツク図であつて、同図左方は送信系、
同図右方は受信系を夫々示している。なお、第１図の送
信系において、100a,100b,100cはデータ圧縮回路、101
a,102a,101b,102b,101c,102cは入力端子、103a,104a,10
3b,104b,103c,104cはRAM（ランダムアクセスメモリ）、
105a,105b,105cはクロツク生成回路、106a,107a,108a,1
09a,106b,107b,108b,109b,106c,107c,108c,109c,110は
スイツチ、111はコントローラ、112は変調器、113は伝
送アンテナである。また、第１図の受信系において、11
4は受信アンテナ、115は復調器、116はデータ識別器、1
17はクロツク再生器、118は同期回路、119〜122はスイ
ツチ、123,124はRAM、125は分周器、126は出力端子、12
7はエラーチエツク回路、128はコントローラである。FIG. 1 is a block diagram showing an embodiment of a multi-source digital signal system according to the present invention.
The right side of the figure shows the receiving system, respectively. In the transmission system of FIG. 1, 100a, 100b and 100c are data compression circuits, and 101
a, 102a, 101b, 102b, 101c, 102c are input terminals, 103a, 104a, 10
3b, 104b, 103c, 104c are RAM (random access memory),
105a, 105b, 105c are clock generation circuits, 106a, 107a, 108a, 1
09a, 106b, 107b, 108b, 109b, 106c, 107c, 108c, 109c, 110 are switches, 111 is a controller, 112 is a modulator, and 113 is a transmission antenna. In addition, in the receiving system of FIG.
4 is a receiving antenna, 115 is a demodulator, 116 is a data discriminator, 1
17 is a clock regenerator, 118 is a synchronous circuit, 119 to 122 are switches, 123 and 124 are RAM, 125 is a frequency divider, 126 is an output terminal, 12
7 is an error check circuit, and 128 is a controller.
この実施例では、３チヤンネルの互いに独立なデイジタ
ル信号を時分割多重伝送するものとする。まず、第１図
に示す送信系について、第１図の各部の信号を示す第２
図を用いて説明する。In this embodiment, it is assumed that three channels of digital signals independent of each other are time-division multiplexed. First, regarding the transmission system shown in FIG.
It will be described with reference to the drawings.
データ圧縮回路100aの入力端子101aにはデイジタル信号
Ａが入力され、入力端子102aにこのデイジタル信号Ａに
同期したクロツクφＡが入力される。同様にして、デー
タ圧縮回路100bの入力端子101bにはデイジタル信号Ｂ
が、入力端子102bにこれに同期したクロツクφＢが夫々
入力され、データ圧縮回路100cの入力端子101cにはデイ
ジタル信号Ｃが、入力端子102cにこれに同期したクロツ
クφＣが夫々入力される。これらデイジタル信号A,B,C
は夫々互いに独立な異なる信号源から出力されており、
伝送レートはデイジタル信号Ａが2Mbps、デイジタル信
号Ｂが4Mbps、デイジタル信号Ｃが6Mbpsと互いに異なる
ものとする。The digital signal A is input to the input terminal 101a of the data compression circuit 100a, and the clock φ A synchronized with the digital signal A is input to the input terminal 102a. Similarly, the digital signal B is applied to the input terminal 101b of the data compression circuit 100b.
However, the clock φ B synchronized with this is input to the input terminal 102b, the digital signal C is input to the input terminal 101c of the data compression circuit 100c, and the clock φ C synchronized with this is input to the input terminal 102c. These digital signals A, B, C
Are output from different signal sources that are independent of each other.
The transmission rate is 2 Mbps for digital signal A, 4 Mbps for digital signal B, and 6 Mbps for digital signal C, which are different from each other.
データ圧縮回路100aにおいては、周期Ｔで切換わるスイ
ツチ106aにより、デイジタル信号ＡがRAM103a,104aに交
互に期間Ｔずつ供給される。また、クロツクφＡは、RA
M103aにデイジタル信号Ａが供給されるＴの期間、スイ
ツチ107aを介し、書込みクロツクとしてRAM103aに供給
され、また、RAM104aにデイジタル信号Ａが供給される
Ｔの期間、スイツチ108aを介し、書込みクロツクとして
RAM104aに供給される。したがつて、RAM103a,104aに
は、デイジタル信号Ａが交互に期間Ｔずつ書き込まれ
る。In the data compression circuit 100a, the digital signal A is alternately supplied to the RAMs 103a and 104a for each period T by the switch 106a which switches at the cycle T. Also, the clock φ A is RA
During the period T when the digital signal A is supplied to M103a, it is supplied to the RAM 103a as a write clock through the switch 107a, and during the period T when the digital signal A is supplied to the RAM 104a, as a write clock through the switch 108a.
It is supplied to the RAM 104a. Therefore, the digital signal A is alternately written to the RAMs 103a and 104a for each period T.
以下、デイジタル信号A,B,CのRAMの書き込みによつて区
分される期間をフレームといい、この期間の時間長をフ
レーム周期という。Hereinafter, a period divided by writing the digital signals A, B, and C in the RAM is called a frame, and the time length of this period is called a frame period.
一方、スイツチ109aは、RAM103aでの１フレームのデイ
ジタル信号Ａの書き込みが完了するとRAM103a側に切り
換わり、RAM104aでの１フレームのデイジタル信号Ａの
書き込みが完了するとRAM104a側に切り換わる。また、
入力端子102aからのクロツクφＡはクロツク生成回路10
5aにも供給され、クロツクφＡの６倍の繰り返し周波数
のクロツクφＡ′が生成される。このクロツクφＡ′
は、RAM103aでの１フレームのデイジタル信号Ａの書き
込みが完了すると、スイツチ107aを介し、読出しクロツ
クとしてRAM103aに供給され、RAM104aでのフレームのデ
イジタル信号Ａの書き込みが完了すると、スイツチ108a
を介し、読出しクロツクとしてRAM104aに供給される。
したがつて、RAM103a,104aからは、フレーム周期Ｔ毎に
交互に、１フレームのデイジタル信号Ａが1/6に時間軸
されて読み出される。この時間軸圧縮されたデイジタル
信号Ａ′の伝送レートは、2Mbps×６＝12Mbpsとなつて
いる。On the other hand, the switch 109a switches to the RAM 103a side when the writing of the 1-frame digital signal A in the RAM 103a is completed, and switches to the RAM 104a side when the 1-frame writing of the digital signal A in the RAM 104a is completed. Also,
The clock φ A from the input terminal 102a is the clock generation circuit 10
Also supplied to 5a, clock phi clock of 6 times the repetition frequency of the A phi A 'is generated. This clock φ A ′
When the writing of the digital signal A of one frame in the RAM 103a is completed, it is supplied to the RAM 103a as a read clock through the switch 107a, and when the writing of the digital signal A of the frame in the RAM 104a is completed, the switch 108a.
Is supplied to the RAM 104a as a read clock via.
Therefore, from the RAMs 103a and 104a, the digital signal A of one frame is alternately read out every frame period T and is read out with the time axis being 1/6. The transmission rate of this time-axis-compressed digital signal A ′ is 2 Mbps × 6 = 12 Mbps.
データ圧縮回路100bにおいても、デイジタル信号Ｂにつ
いて同様の処理がなされるが、デイジタル信号Ｂはフレ
ーム毎に1/3に時間軸圧縮されて伝送レートが12Mbpsと
なり、また、スイツチ106b,107b,108b,109bはデータ圧
縮回路100aにおけるスイツチ106a,107a,108a,109aの切
換え時点taよりもRAM103a,104aから時間軸圧縮されたデ
イジタル信号Ａ′を読み出す時間T/6だけ遅れる。すな
わち、いま、スイツチ106bがRAM103b側に、スイツチ109
bがRAM104b側に夫々閉じており、スイツチ107bが入力端
子102b側に、スイツチ108bがクロツク生成回路105b側に
閉じているとすると、データ圧縮回路100aにおいて、RA
M103aでの１フレームのデイジタル信号Ａの書き込みが
完了し、スイツチ106a,107a,108a,109aが上記のように
切り換わつた時点taでもデータ圧縮回路100bの各スイツ
チは上記の状態のままにあり、その後、RAM103aからT/6
に時間軸圧縮されたデイジタル信号Ａ′が読み出された
時点tbで、データ圧縮回路100bの各スイツチが切り換わ
る。これにより、RAM103b,104bから交互に１フレームず
つデイジタル信号ＢがT/3に時間軸圧縮されて読み出さ
れる。The data compression circuit 100b also performs the same processing on the digital signal B, but the digital signal B is time-axis compressed to 1/3 for each frame to have a transmission rate of 12 Mbps, and the switches 106b, 107b, 108b, 109b are switch 106a in the data compression circuit 100a, 107a, 108a, than the switching time t a of 109a RAM103a, delayed by a time T / 6 for reading the digital signal a 'which is time-base-compressed from 104a. That is, the switch 106b is now on the side of the RAM 103b, and the switch 109 is
If b is closed to the RAM 104b side, the switch 107b is closed to the input terminal 102b side, and the switch 108b is closed to the clock generation circuit 105b side, in the data compression circuit 100a,
Writing digital signal A of one frame is completed in M103a, switch 106a, 107a, 108a, 109a each switch of the data compression circuit 100b even when t a which One automatically turn as described above remains in the above state Yes, then RAM103a to T / 6
At time t b when the time-axis-compressed digital signal A ′ is read out, each switch of the data compression circuit 100 b is switched. As a result, the digital signal B is alternately frame-by-frame compressed and read from the RAMs 103b and 104b by T / 3.
同様にして、データ圧縮回路100cでは、デイジタル信号
Ｃが１フレーム毎に1/2に時間軸圧縮されてRAM103c,104
cから交互に読み出されるとともに、スイツチ106c,107
c,108c,109cの切換え時点tcは、データ圧縮回路100bの
各スイツチの切換え時点tbよりもRAM103b,104bから時間
軸圧縮されたデイジタル信号Ｂ′を読み出す時間T/3だ
け遅れる。Similarly, in the data compression circuit 100c, the digital signal C is time-axis compressed to 1/2 for each frame and the RAMs 103c and 104 are processed.
Alternately read from c and switches 106c and 107
The switching time t c of c, 108c, 109c is delayed from the switching time t b of each switch of the data compression circuit 100b by the time T / 3 of reading the time-axis-compressed digital signal B'from the RAMs 103b, 104b.
以上の動作により、データ圧縮回路100aからはデイジタ
ル信号Ａ′がフレーム周期Ｔ、時間幅T/6で間欠的に得
られ、データ圧縮回路100bからはデイジタル信号Ｂ′が
フレーム周期Ｔ、時間幅T/3で間欠的に得られ、データ
圧縮回路100cからはデイジタル信号Ｃ′がフレーム周期
Ｔ、時間幅T/2で間欠的に得られる。しかも、これらデ
イジタル信号Ａ′,B′,C′は、時間的に全く重なること
なくかつ隙間なく、互いにずれている。By the above operation, the digital signal A'is intermittently obtained from the data compression circuit 100a with the frame period T and the time width T / 6, and the digital signal B'from the data compression circuit 100b is the frame period T and the time width T. It is intermittently obtained at / 3, and the digital signal C'is intermittently obtained at the frame period T and the time width T / 2 from the data compression circuit 100c. Moreover, these digital signals A ', B', C'are offset from each other without any temporal overlap and no gap.
スイツチ110は、時点ta,tb間データ圧縮回路100a側に閉
じ、時点tb,tc間データ圧縮回路100b側に閉じ、tc,ta間
データ圧縮回路100c側に閉じる。これにより、デイジタ
ル信号Ａ′,B′,C′が順繰りに選択され、これらの時分
割多重デイジタル信号（以下、多重シリアル信号とい
う）Ｓが得られる。この多重シリアル信号Ｓは伝送レー
トが一様に12Mbpsであり、変調器112でたとえばPSK変
調,FSK変調などのデイジタル伝送に適した方式で変調さ
れた後、送信アンテナ113から送信される。The switch 110 is closed on the side of the data compression circuit 100a between time points t a and t b , closed on the side of the data compression circuit 100 b between time points t b and t c , and closed on the side of the data compression circuit 100 c between t c and t a . As a result, the digital signals A ', B', C'are sequentially selected, and the time-division multiplexed digital signal (hereinafter referred to as "multiple serial signal") S is obtained. The multiplexed serial signal S has a uniform transmission rate of 12 Mbps, is modulated by a modulator 112 by a method suitable for digital transmission such as PSK modulation or FSK modulation, and then transmitted from a transmission antenna 113.
以上のように、この送信系では、各入力デイジタル信号
A,B,Cは同一フレーム周期Ｔのフレーム毎に時間軸圧縮
され、かつ夫々が、夫々の伝送レートの最小公倍数の同
一伝送レートとなるような圧縮率で時間軸圧縮される。
これにより、各データ圧縮回路100a,100b,100cから出力
される圧縮されたデイジタル信号Ａ′,B′,C′の時間幅
の合計はフレーム期間Ｔの長さに等しくなり、したがつ
て、データ圧縮回路100a,100b,100cからのデイジタル信
号Ａ′,B′,C′の出力タイミングをずらすことにより、
上記のような多重シリアル信号Ｓが得られることにな
る。As described above, in this transmission system, each input digital signal is
A, B, and C are time-axis compressed for each frame of the same frame period T, and are time-axis compressed at a compression rate such that each has the same least common multiple of the transmission rates.
As a result, the sum of the time widths of the compressed digital signals A ', B', C'output from the respective data compression circuits 100a, 100b, 100c becomes equal to the length of the frame period T. By shifting the output timing of the digital signals A ′, B ′, C ′ from the compression circuits 100a, 100b, 100c,
The multiple serial signal S as described above is obtained.
なお、データ圧縮回路100a,100b,100cにおける各スイツ
チは送信系全体を制御するコントローラ111によつて制
御される。また、各データ圧縮回路100a,100b,100cにお
けるクロツク生成回路105a,105b,105cは、タンク回路な
どを用いた逓倍回路でもつて実現できる。さらに、多重
シリアル信号Ｓをベースバンドで伝送することができ、
この場合には、変調器112が不要となるし、多重シリア
ル信号Ｓをケーブルなどで有線伝送することもできる。The switches in the data compression circuits 100a, 100b, 100c are controlled by the controller 111 that controls the entire transmission system. The clock generation circuits 105a, 105b, 105c in each of the data compression circuits 100a, 100b, 100c can also be realized by a multiplication circuit using a tank circuit or the like. Furthermore, the multiple serial signal S can be transmitted in the baseband,
In this case, the modulator 112 is not necessary, and the multiplexed serial signal S can be transmitted by wire using a cable or the like.
次に、第１図に示す受信系について説明する。Next, the receiving system shown in FIG. 1 will be described.
受信アンテナ114で受信された多重シリアル信号Ｓは、
復調器115で復調された後、データ識別回路116とクロツ
ク再生器117とに供給される。クロツク再生器117では、
多重シリアル信号Ｓのエツジが検出され、タンク回路を
有する発振器などを制御して多重シリアル信号に同期し
たクロツクφが再生される。The multiplexed serial signal S received by the receiving antenna 114 is
After being demodulated by the demodulator 115, it is supplied to the data identification circuit 116 and the clock regenerator 117. In the clock regenerator 117,
An edge of the multiplex serial signal S is detected, an oscillator having a tank circuit is controlled, and a clock φ synchronized with the multiplex serial signal is reproduced.
一方、データ識別器116では、クロツク再生器117からの
クロツクφを用いて伝送によつてくずれた多重シリアル
信号Ｓの波形を整形し、正しい波形のデイジタル信号に
する。波形整形された多重シリアル信号Ｓは同期回路11
8に供給される。On the other hand, in the data discriminator 116, the waveform φ of the multiplexed serial signal S which is distorted due to the transmission is shaped by using the clock φ from the clock regenerator 117, and the digital signal having the correct waveform is formed. The waveform-shaped multiplexed serial signal S is supplied to the synchronization circuit 11
Supplied to 8.
同期回路118には、ゲート回路，ゲートパルス発生器，
同期信号判定回路などがあり、コントローラ128によつ
て制御される。エーザによつて希望チヤンネルが指定さ
れると、ゲートパルス発生器はフレーム周期Ｔでパルス
幅がこの希望チヤンネルの圧縮されたデイジタル信号の
時間幅に等しいゲートパルスを発生する。いま、第３図
（ａ）が供給された多重シリアル信号Ｓを表わし、a0,a
1,a2,……を時間軸圧縮されたデイジタル信号Ａ′,b0,b
1,b2,……を同じくデイジタル信号Ｂ′,c0,c1,c2,……
を同じくデイジタル信号Ｃ′とし、デイジタル信号Ａ′
を抽出するものと指定された場合には、フレーム周期Ｔ
でデイジタル信号Ａ′の時間幅TAに等しいパルス幅のゲ
ートパルスを生成する。ゲート回路によつて多重シリア
ル信号Ｓはこのゲートパルスのパルス期間抽出され、フ
レーム周期Ｔ毎に切り換わるスイツチ119により、RAM12
3,124に交互に供給される。このスイツチ119は同期回路
118における上記ゲートパルスの前縁で切換わる。The synchronization circuit 118 includes a gate circuit, a gate pulse generator,
There is a synchronization signal determination circuit and the like, which is controlled by the controller 128. When the desired channel is specified by the ether, the gate pulse generator generates a gate pulse in the frame period T whose pulse width is equal to the time width of the compressed digital signal of this desired channel. Now, FIG. 3 (a) shows the supplied multiplex serial signal S, where a0, a
Digital signal A ′, b0, b with time-axis compression of 1, a2, ...
1, b2, ... are also digital signals B ', c0, c1, c2, ....
Is also the digital signal C ', and the digital signal A'
Frame period T if specified to extract
Generates a gate pulse having a pulse width equal to the time width T A of the digital signal A '. The multiple serial signal S is extracted by the gate circuit for the pulse period of this gate pulse, and the RAM 12 is extracted by the switch 119 which switches every frame period T.
Alternately supplied to 3,124. This switch 119 is a synchronous circuit
Switching at the leading edge of the gate pulse at 118.
一方、クロツク再生器117から出力されるクロツクφ
は、RAM123にスイツチ119を介して圧縮されたデイジタ
ル信号が供給されている期間、スイツチ120を介し、書
き込みクロツクとしてRAM123に供給され、また、RAM124
にスイツチ119を介して圧縮されたデイジタル信号が供
給されている期間、スイツチ122を介し、書き込みクロ
ツクとしてRAM124に供給される。したがつて、RAM123,1
24では、同期回路118で抽出されたデイジタル信号が交
互に書き込まれる。On the other hand, the clock φ output from the clock regenerator 117
Is supplied to the RAM 123 as a write clock via the switch 120 while the compressed digital signal is supplied to the RAM 123 via the switch 119.
During the period in which the compressed digital signal is supplied via the switch 119, the write signal is supplied to the RAM 124 via the switch 122 as a write clock. Therefore, RAM123,1
At 24, the digital signals extracted by the synchronization circuit 118 are written alternately.
クロツク再生器1117が出力するクロツクφは、さらに分
周器125に供給され、同期回路118で抽出されるデイジタ
ル信号の送信系における圧縮率に等しい分周比で分周さ
れる。したがつて、圧縮されたデイジタル信号Ａ′に対
しては、クロツクφは６分周され、デイジタル信号Ｂ′
に対しては３分周され、デイジタル信号Ｃ′に対しては
２分周される。この分周器125の分周比は同期信号によ
つて設定される。すなわち、信号源からの各入力デイジ
タル信号A,B,C（第１図）には、情報内容を表わすデー
タとともに、同期信号やエラーチエツク信号なども含ま
れており、同期信号のビツトパターンは入力デイジタル
信号A,B,C毎に異なる。同期回路118では、ゲート回路で
抽出されたデイジタル信号から同期信号を検出し、その
パターンから抽出されたデイジタル信号がデイジタル信
号Ａ′,B′,C′のいずれであるかを判定し、この判定結
果にもとづいて分周器125の分周比を抽出されたデイジ
タル信号に対応した値に設定する。The clock φ output from the clock regenerator 1117 is further supplied to the frequency divider 125 and divided by a frequency division ratio equal to the compression rate in the transmission system of the digital signal extracted by the synchronization circuit 118. Therefore, for the compressed digital signal A ', the clock φ is divided by 6 and the digital signal B'.
Is divided by 3 and the digital signal C'is divided by 2. The frequency division ratio of the frequency divider 125 is set by the synchronizing signal. That is, each input digital signal A, B, C from the signal source (FIG. 1) contains not only the data representing the information content but also the synchronization signal and the error check signal, and the bit pattern of the synchronization signal is input. Different for each digital signal A, B, C. The synchronizing circuit 118 detects a synchronizing signal from the digital signal extracted by the gate circuit, determines whether the digital signal extracted from the pattern is a digital signal A ', B', or C ', and makes this determination. Based on the result, the frequency division ratio of the frequency divider 125 is set to a value corresponding to the extracted digital signal.
スイツチ121は、RAM123での抽出されたデイジタル信号
の書き込みが完了すると、すなわち、同期回路118にお
けるゲートパルスの後縁でRAM123側に切り換わり、RAM1
24での次の抽出されたデイジタル信号の書き込みが完了
すると、すなわち、同期回路118における次のゲートパ
ルスの後縁でRAM124側に切換わる。また、スイツチ121
がRAM123側に切換わるとともに、スイツチ120は分周器1
25側に切り換わり、分周器125が出力するクロツクφ′
が読出しクロツクとしてRAM123に供給される。スイツチ
122もスイツチ121がRAM124側に切換わるとともに分周器
125側に切り換わり、クロツクφ′が読出しクロツクと
してRAM124に供給される。したがつて、RAM123,124から
は交互にデイジタル信号が読み出され、しかも、これら
読み出されたデイジタル信号は分周器125で設定された
分周比に対応する伸長率で時間軸伸長されている。When the writing of the extracted digital signal in the RAM 123 is completed, that is, the switch 121 switches to the RAM 123 side at the trailing edge of the gate pulse in the synchronization circuit 118, and the RAM 1
When the writing of the next extracted digital signal at 24 is completed, that is, at the trailing edge of the next gate pulse in the synchronization circuit 118, the switching to the RAM 124 side is performed. Also, switch 121
Is switched to the RAM 123 side, and the switch 120 is the frequency divider 1
Clock φ'switched to 25 side and output by frequency divider 125
Is supplied to the RAM 123 as a read clock. Switch
The switch 122 also switches the switch 121 to the RAM 124 side and also divides the frequency.
Switching to the 125 side, the clock φ'is supplied to the RAM 124 as a read clock. Therefore, the digital signals are alternately read from the RAMs 123 and 124, and the read digital signals are time-axis expanded at the expansion rate corresponding to the frequency division ratio set by the frequency divider 125. There is.
そこで、第３図（ｂ）に示すように、同期回路118にお
けるゲートパルスが指定されたデイジタル信号Ａ′の各
デイジタル信号a0,a1,a2,……とタイミングが一致して
いれば、第３図（ｃ）に示すように、同期回路118から
はデイジタル信号a0,a1,a2,……のみからなるデイジタ
ル信号Ａ′が抽出され、RAM123,124で正しく時間軸伸長
されて出力端子126には第３図（ｄ）に示すように、元
のデイジタル信号Ａが得られる。Therefore, as shown in FIG. 3 (b), if the timing of the gate pulse in the synchronizing circuit 118 coincides with that of the digital signals a0, a1, a2, ... As shown in FIG. 6C, a digital signal A ′ consisting of only the digital signals a0, a1, a2, ... Is extracted from the synchronizing circuit 118, correctly time-axis expanded in the RAMs 123 and 124, and then output to the output terminal 126. As shown in FIG. 3 (d), the original digital signal A is obtained.
しかしながら、ユーザが所望チヤンネルを指定したと
き、同期回路118において、ゲートパルスは所望チヤン
ネルのデイジタル信号と一致しないのが一般的である。However, when the user specifies the desired channel, the gate pulse is generally not coincident with the digital signal of the desired channel in the synchronizing circuit 118.
そこで、いま、デイジタル信号Ａをユーザが指定したと
ころ、第４図（ａ）に示す多重シリアル信号Ｓに対し、
同期回路118におけるゲートパルスが、第４図（ｂ）に
示すように、多重シリアル信号Ｓ中のデイジタル信号a
0,a1,a2,……からずれているとすると、ゲート回路によ
り、第４図（ｃ）に示すように、デイジタル信号Ａ′の
一部とデイジタル信号Ｂ′の一部とが抽出される。Therefore, when the user now specifies the digital signal A, the digital serial signal A is compared with the multiplexed serial signal S shown in FIG.
As shown in FIG. 4B, the gate pulse in the synchronizing circuit 118 is the digital signal a in the multiplexed serial signal S.
If it deviates from 0, a1, a2, ..., The gate circuit extracts a part of the digital signal A'and a part of the digital signal B ', as shown in FIG. 4 (c). .
一方、デイジタル信号Ａ′が抽出された期間では、その
同期信号の判定によつて分周器125はクロツクφを６分
周し、デイジタル信号Ｂ′が抽出された期間では、同じ
く分周器125はクロツクφを分周する。これにより、デ
イジタル信号Ａ′の抽出された各デイジタル信号a0,a1,
a2,……の一部は６倍に時間軸伸長され、デイジタル信
号Ｂ′の抽出された各デイジタル信号b0,b1,b2,……の
一部は３倍に時間軸伸長され、第４図（ｄ）に示すよう
に、デイジタル信号Ａの一部とデイジタル信号Ｂの一部
とからなるデイジタル信号が得られる。この場合のデイ
ジタル信号は、デイジタル信号Ａの一部にデイジタル信
号Ｂの一部が続き、このデイジタル信号Ｂの一部と次の
デイジタル信号Ｂの一部との間に信号欠落部が生ずる。On the other hand, in the period in which the digital signal A'is extracted, the frequency divider 125 divides the clock φ by 6 according to the determination of the synchronizing signal, and in the period in which the digital signal B'is extracted, the frequency divider 125 is also the same. Divides the clock φ. As a result, each digital signal a0, a1, from which the digital signal A'is extracted,
A part of a2, ... Is expanded by 6 times in the time axis, and a part of the digital signals b0, b1, b2, .. As shown in (d), a digital signal composed of a part of the digital signal A and a part of the digital signal B is obtained. In the digital signal in this case, a part of the digital signal A is followed by a part of the digital signal B, and a signal missing portion is generated between a part of the digital signal B and a part of the next digital signal B.
そこで、出力端子126に得られたデイジタル信号は、ま
た、エラーチエツク回路127に供給される。第４図
（ｄ）に示すデイジタル信号の場合、エラーチエツク回
路127では、第４図（ｅ）に示すように、このデイジタ
ル信号のA0とB0との境界、A1とB1との境界，……および
信号欠落部においてエラーが検出される。このエラーの
発生は規則的であり、このエラーチエツク結果がコント
ローラ128に供給されて、規則的なエラーが発生してい
るときには、同期回路118において、ゲートパルスのタ
イミングが不適であると判定される。この判定結果にも
とづいて、ゲートパルスの位相が変化され、規則的なエ
ラーが生じないように自動位相制御を行う。規則的なエ
ラーが発生しなくなると、第３図に示したように、同期
回路118において、ゲートパルスのタイミングが多重シ
リアル信号Ｓにおける指定されたデイジタル信号に一致
したことになる。Therefore, the digital signal obtained at the output terminal 126 is also supplied to the error check circuit 127. In the case of the digital signal shown in FIG. 4 (d), in the error check circuit 127, as shown in FIG. 4 (e), the boundary between A0 and B0, the boundary between A1 and B1 of this digital signal, ... And an error is detected in the signal missing part. The occurrence of this error is regular, and this error check result is supplied to the controller 128, and when a regular error occurs, the synchronization circuit 118 determines that the timing of the gate pulse is inappropriate. . Based on this determination result, the phase of the gate pulse is changed, and automatic phase control is performed so that a regular error does not occur. When the regular error does not occur, as shown in FIG. 3, in the synchronizing circuit 118, the timing of the gate pulse coincides with the designated digital signal in the multiplexed serial signal S.
以上のようにして、多重シリアル信号から所望チヤンネ
ルのデイジタル信号が抽出され、時間軸伸長されて元の
時間軸の所望デイジタル信号を再現できる。また、各デ
イジタル信号A,B,Cは同一伝送レートで伝送できるか
ら、これらの伝送スペクトルが同一性質のものとして取
り扱うことができ、変調器112,復調器115のフイルタ，
イコライザ設計が容易となるし、受信系における多重シ
リアル信号からのクロツク再生が安定化、高信頼化す
る。同様にして、データ識別回路116,同期回路118を各
チヤンネル共通に用いることができるし、第１図におけ
る各データ圧縮回路100a,100b,100cにおいても、夫々に
クロツク生成回路を設けたが、この代りに、単一のクロ
ツク発生器を設け、これからのクロツクを各データ圧縮
回路におけるRAMの読出しクロツクとしてもよい。As described above, the desired channel digital signal is extracted from the multiplex serial signal, and the time axis is expanded to reproduce the original time axis desired digital signal. Further, since the digital signals A, B, and C can be transmitted at the same transmission rate, they can be treated as having the same transmission spectrum, and the filters of the modulator 112 and the demodulator 115 can be treated as follows.
Equalizer design becomes easy, and clock reproduction from multiple serial signals in the receiving system becomes stable and highly reliable. Similarly, the data discriminating circuit 116 and the synchronizing circuit 118 can be used in common for each channel, and each data compressing circuit 100a, 100b, 100c in FIG. 1 is also provided with a clock generating circuit. Alternatively, a single clock generator may be provided and the clock from this point may be the RAM read clock in each data compression circuit.
さらに、第１図において、各データ圧縮回路100a,100b,
100cは、夫々信号源から入力端子102a,102b,102cにクロ
ツクφA,φB,φＣが入力されたが、第５図に示すよう
に、夫々タンク回路を有する発振器などからなるクロツ
ク再生器200を設け、入力端子101に入力されるデイジタ
ル信号のエツジからこれに同期してクロツクを生成する
ようにしてもよい。Further, in FIG. 1, each data compression circuit 100a, 100b,
Clocks φ A , φ B , and φ C are input to the input terminals 102a, 102b, and 102c of the signal source 100c, respectively. However, as shown in FIG. 5, a clock regenerator including an oscillator having a tank circuit, respectively. 200 may be provided so that a clock is generated in synchronization with the edge of the digital signal input to the input terminal 101.
第６図は本発明による多元デイジタル信号システムの他
の実施例の送信系を示すブロツク図であつて、129は制
御信号生成回路であり、第１図に対応する部分には同一
符号をつけている。FIG. 6 is a block diagram showing a transmission system of another embodiment of the multi-source digital signal system according to the present invention, in which 129 is a control signal generating circuit, and the parts corresponding to those in FIG. There is.
第６図において、ここでは、データ圧縮回路100a,100b,
100cの圧縮率を入力デイジタル信号の伝送レートに関係
なく等しくし、時分割多重する。入力デイジタル信号は
３個であるので、夫々の圧縮率を1/3とすることによ
り、これら入力デイジタル信号を間隙なくかつ一部でも
重複することなく多重できるが、この実施例では、さら
に、各チヤンネルの圧縮されたチヤンネル信号Ａ′,
B′,C′毎に制御信号生成回路129で生成されるプリアン
プル信号PA,PB,PCを付加する。このために、これらプリ
アンプル信号の分だけ各データ圧縮回路100a,100b,100c
の圧縮率を高め、たとえば1/3.2としている。In FIG. 6, the data compression circuits 100a, 100b,
The compression rate of 100c is made equal regardless of the transmission rate of the input digital signal, and time division multiplexing is performed. Since the number of input digital signals is three, by setting each compression ratio to 1/3, these input digital signals can be multiplexed without a gap and even if they do not partially overlap with each other. The compressed channel signal A'of the channel,
The preamplifier signals P A , P B , and P C generated by the control signal generation circuit 129 are added to each of B ′ and C ′. For this reason, each data compression circuit 100a, 100b, 100c
The compression ratio of is increased to, for example, 1 / 3.2.
以上のことから、データ圧縮回路100a,100b,100cの動作
は第１図におけるデータ圧縮回路と基本的には同様であ
るが、各クロツク生成回路105a,105b,105cは夫々入力端
子102a,102b,102cからのクロツクφA,φB,φＣを3.2逓
倍する。したがつて、データ圧縮回路100aに入力される
デイジタル信号Ａの伝送レートを2Mbpsとすると、出力
されるデイジタル信号Ａ′の伝送レートは6.4Mbpsとな
る。同様にして、データ圧縮回路100b,100cに入力され
るデイジタル信号B,Cの伝送レートを夫々4Mbps,6Mbpsと
すると、出力されるデイジタル信号Ｂ′,C′の伝送レー
トは夫々12.8Mbps,19.2Mbpsとなる。From the above, the operation of the data compression circuits 100a, 100b, 100c is basically the same as that of the data compression circuit in FIG. 1, but the clock generation circuits 105a, 105b, 105c respectively have input terminals 102a, 102b, The clocks φ A , φ B , and φ C from 102c are multiplied by 3.2. Therefore, if the transmission rate of the digital signal A input to the data compression circuit 100a is 2 Mbps, the transmission rate of the output digital signal A'is 6.4 Mbps. Similarly, assuming that the transmission rates of the digital signals B and C input to the data compression circuits 100b and 100c are 4 Mbps and 6 Mbps, the transmission rates of the digital signals B'and C'output are 12.8 Mbps and 19.2 Mbps, respectively. Becomes
また、各データ圧縮回路100a,100b,100cにおいて、各RA
Mでのフレーム期間Ｔの入力デイジタル信号の書き込み
完了時に、スイツチ106a,106b,106cが切り換わり、スイ
ツチ109a,109b,109cも書き込みが完了した側のRAMに切
り換わつてこのRAMからの読み出しを行なう点について
は、第２図で示した第１図の送信系の動作と変わりない
が、これらのスイツチの切り換えタイミングがチヤンネ
ル間で第１図の場合と異なる。In each data compression circuit 100a, 100b, 100c, each RA
When the writing of the input digital signal of the frame period T in M is completed, the switches 106a, 106b, 106c are switched, and the switches 109a, 109b, 109c are also switched to the RAM on the side where the writing is completed and the reading from this RAM is performed. The operation is the same as the operation of the transmission system shown in FIG. 1 shown in FIG. 2, but the switching timing of these switches differs between the channels as shown in FIG.
これを第７図によつて説明すると、時点taでデータ圧縮
回路100aでのRAM103aでデイジタル信号Ａにおける１フ
レームのデイジタル信号A1の書き込みが完了すると、ス
イツチ106aはRAM104a側に切り換わり、スイツチ109aはR
AM103a側に切り換わる。これにより、RAM104aで次の１
フレームのデイジタル信号A2の書き込みが開始され、RA
M103aで圧縮されたデイジタル信号ａ′１の読み出しが
行なわれる。When this by connexion is described in Figure 7, when the time t a at 1 writing digital signals A 1 of the frame in the digital signal A in RAM103a in the data compression circuit 100a is completed, switch 106a is switched to RAM104a side, switch 109a is R
Switch to the AM103a side. As a result, the next 1
Writing of the digital signal A 2 of the frame starts, and RA
The digital signal a'1 compressed by M103a is read.
このデイジタル信号ａ′１はT/3.2の期間で読み出され
るがこの期間が経過してもデータ圧縮回路100bのスイツ
チ106bは切り換わらない。その後、データ圧縮回路100a
のスイツチ106aが切り換わつてから（時点ta）T/3の期
間を経て時点tbにスイツチ106bが切り換わり、たとえば
RAM103bからRAM104bへデイジタル信号Ｂの書き込みが行
なわれ、スイツチ109bがRAM103b側に切り換わつてRAM10
3bの読み出しが行なわれる。したがつて、データ圧縮回
路100aから出力されるデイジタル信号Ａ′とデータ圧縮
回路100bから出力されるデイジタル信号Ｂ′との間に、
T/3−T/3.2＝0.2T/9.6の期間の無信号区間が生ずる。The digital signal a'1 is read in the period of T / 3.2, but the switch 106b of the data compression circuit 100b does not switch even if this period elapses. After that, the data compression circuit 100a
The switch 106a is off drop-in replacement for the connexion (time t a) T / 3 switch 106b is switched at time t b through the duration of, for example,
The digital signal B is written from the RAM 103b to the RAM 104b, the switch 109b is switched to the RAM 103b side, and the RAM 10b.
Reading of 3b is performed. Therefore, between the digital signal A ′ output from the data compression circuit 100a and the digital signal B ′ output from the data compression circuit 100b,
A non-signal section occurs during the period of T / 3−T / 3.2 = 0.2T / 9.6.
同様にして、データ圧縮回路100b,100cから出力される
デイジタル信号Ｂ′,C′の間に同じ長さの無信号区間が
生じ、データ圧縮回路100c,100aから出力されるデイジ
タル信号Ｃ′,A′の間に同じ長さの無信号区間が生ず
る。Similarly, a signalless section having the same length is generated between the digital signals B ', C'output from the data compression circuits 100b, 100c, and the digital signals C', A output by the data compression circuits 100c, 100a. A signalless interval of the same length occurs between the two '.
スイツチ110は圧縮されたデイジタル信号Ａ′,B′,C′
を順繰りに選択するが、これとともに、デイジタル信号
Ａ′,B′間の無信号区間に制御信号生成回路129から出
力されるデイジタル信号Ｂ′に対するプリアンプル信号
PBを選択し、同様にして、デイジタル信号Ｂ′,C′間,
C′,A′間に夫々デイジタル信号Ｃ′に対するプリアン
プル信号C,デイジタル信号Ａ′に対するプリアンプル信
号PAを選択する。したがつて、スイッチ110で得られる
多重シリアル信号Ｓには、圧縮されたデイジタル信号
Ａ′のデイジタル信号ａ′0,a′1,a′2,……の直前にこ
のデイジタル信号に対するプリアンプル信号PAが配置さ
れ、圧縮されたデイジタル信号Ｂ′のデイジタル信号
ｂ′0,b′1,b′2,……の直前にデイジタル信号Ｂ′に対
するプリアンプル信号PBが配置され、圧縮されたデイジ
タル信号Ｃ′のデイジタル信号ｃ′0,c′1,……の直前
にデイジタル信号Ｃ′に対するプリアンプル信号PCが配
置される。Switch 110 compresses the digital signals A ', B', C '.
Are sequentially selected, and at the same time, a preamplifier signal for the digital signal B ′ output from the control signal generation circuit 129 in the no signal section between the digital signals A ′ and B ′.
P B is selected and similarly, between digital signals B ′ and C ′,
Between C'and A ', the pre-amplified signal C for the digital signal C'and the pre-amplified signal P A for the digital signal A'are selected. Therefore, the multiple serial signal S obtained by the switch 110 includes the pre-amplified signal for the digital signal A'0, a'1, a'2, ... just before the compressed digital signal A '. P A is arranged, and immediately before the digital signals b'0, b'1, b'2, ... of the compressed digital signal B ', the pre-amplified signal P B for the digital signal B'is arranged and compressed. digital signal C preamble signal P C 'with respect to digital signals C'0, c'1, digital signal C immediately before ......' is arranged.
プリアンプル信号PA,PB,PCは夫々対応するチヤンネルの
クロツク再生信号，同期信号，チヤンネル識別信号など
からなつている。The preamplifier signals P A , P B , and P C are composed of corresponding channel clock reproduction signals, synchronization signals, channel identification signals, and the like.
この送信系に対する再生系は、第６図に示すように、第
１図における再生系のエラーチエツク回路127とコント
ローラ128による同期回路118の制御系とを除いた構成と
同様である。クロツク再生器117は受信された多重シリ
アル信号中のプリアンプル信号PA,PB,PCにおけるクロツ
ク再生信号によつて制御され、圧縮されたデイジタル信
号Ａ′,B′,C′に夫々同期したクロツクφが生成され
る。また、同期回路118では、プリアンプル信号PA,PB,P
Cの同期信号，チヤンネル識別信号が抽出され、ユーザ
が所望チヤンネルを指定することにより、チヤンネル識
別信号でこの所望チヤンネルの受信を判定し、この所望
チヤンネルの圧縮されたデイジタル信号のみが抽出され
て時間軸伸長されるように、同期信号にもとづいてスイ
ツチ119〜122の切り換えタイミングを設定する。As shown in FIG. 6, the reproduction system for this transmission system has the same configuration as that of FIG. 1 except for the error check circuit 127 of the reproduction system and the control system of the synchronization circuit 118 by the controller 128. The clock regenerator 117 is controlled by the clock regenerated signal in the pre-amplified signals P A , P B and P C in the received multiple serial signals and is synchronized with the compressed digital signals A ′, B ′ and C ′, respectively. The generated clock φ is generated. Further, in the synchronizing circuit 118, the preamplifier signals P A , P B , P
The synchronization signal of C and the channel identification signal are extracted, and the user specifies the desired channel, and the reception of this desired channel is determined by the channel identification signal, and only the compressed digital signal of this desired channel is extracted and the time is extracted. The switching timing of the switches 119 to 122 is set based on the synchronizing signal so that the axes are extended.
以上のように、この実施例は、各入力デイジタル信号の
時間軸圧縮率を同一にするために、圧縮された各デイジ
タル信号の伝送レートは異なるが、夫々にプリアンプル
信号を付加して伝送するために、受信系での各チヤンネ
ルに対するクロツク再生が確実にかつ安定して行なうこ
とができ、所望チヤンネルのデータ再生が正しく行なう
ことができる。また、プリアンプル信号には各チヤンネ
ルに対するチヤンネル識別信号，同期信号が含まれてい
るから、受信系での所望チヤンネルの選択を容易に行な
うことができる。As described above, in this embodiment, in order to make the time-axis compression ratios of the respective input digital signals the same, the transmission rates of the respective compressed digital signals are different, but the respective pre-amplified signals are added for transmission. Therefore, the clock reproduction for each channel in the receiving system can be surely and stably performed, and the data reproduction of the desired channel can be correctly performed. Further, since the preamplifier signal includes the channel identification signal and the synchronization signal for each channel, it is possible to easily select the desired channel in the receiving system.
第８図は本発明による多元デイジタル信号システムのさ
らに他の実施例の送信系を示すブロツク図であつて、第
１図に対応する部分には同一符号をつけている。FIG. 8 is a block diagram showing a transmission system of still another embodiment of the multi-source digital signal system according to the present invention, in which parts corresponding to those in FIG.
第８図において、いま、データ圧縮回路100a,100b,100c
に夫々入力されるデイジタル信号A,B,Cの伝送レートを2
Mbps,4Mbps,6Mbpsとすると、データ圧縮回路100a,100b,
100cは入力デイジタル信号をその伝送レートと反比例す
る割合の期間毎にこれら伝送レートの割合の圧縮率で時
間軸圧縮する。In FIG. 8, data compression circuits 100a, 100b, 100c are now available.
The transmission rate of the digital signals A, B, C input to
Mbps, 4Mbps, 6Mbps, data compression circuit 100a, 100b,
100c time-compresses the input digital signal at a compression ratio of the ratio of these transmission rates for each period of the ratio inversely proportional to the transmission rate.
すなわち、第９図に示すように、データ圧縮回路100aが
入力デイジタル信号Ａのフレーム周期をＴとし、そのフ
レーム周期Ｔ毎に６倍の圧縮率で圧縮し、このフレーム
周期Ｔのデイジタル信号A1,A2,A3,……がT/6の期間に圧
縮された周期Ｔのデイジタル信号a0,a1,a2,……からな
るデイジタル信号Ａ′に変換したとすると、データ圧縮
回路100bでは、入力デイジタル信号Ｂのフレーム周期を
T/2とし、そのフレーム周期T/2毎に３倍の圧縮率で圧縮
され、平均周期T/2でT/6の期間の圧縮されたデイジタル
信号b0,b1,b2,……からなるデイジタル信号Ｂ′が得ら
れる。同様にして、データ圧縮回路100cでは、入力デイ
ジタル信号Ｃのフレーム周期をT/3とし、そのフレーム
周期T/3毎に２倍の圧縮率で圧縮され、フレーム周期T/3
でT/6の期間の圧縮されたデイジタル信号c0,c1,c2,……
からなるデイジタル信号Ｃ′が得られる。That is, as shown in FIG. 9, the data compression circuit 100a sets the frame period of the input digital signal A to T, compresses at a compression ratio of 6 times for each frame period T, and the digital signal A1, If A2, A3, ... Are converted into a digital signal A'composed of a digital signal a0, a1, a2, ... Of period T compressed in the period of T / 6, the data compression circuit 100b outputs the input digital signal. The frame period of B
A digital signal consisting of digital signals b0, b1, b2, ..., T / 2, which is compressed at a compression ratio of 3 times in each frame period T / 2, and is compressed in an average period T / 2 for a period of T / 6. The signal B'is obtained. Similarly, in the data compression circuit 100c, the frame period of the input digital signal C is set to T / 3, and the frame period T / 3 is compressed at a compression ratio of 2 times.
Compressed digital signal c0, c1, c2, ...
A digital signal C'comprising
このように、データ圧縮回路100a,100b,100cの入力デイ
ジタル信号の圧縮する期間の周期、すなわち、フレーム
周期はT,T/2,T/3に設定され、これらの比は夫々の伝送
レートの逆数の比としている。また、圧縮率も６倍,3
倍,2倍として同様の比率としている。これにより、各デ
イジタル信号Ａ′,B′,C′における圧縮されたデイジタ
ル信号の時間幅はT/6と互いに等しくなるが、これらの
伝送レートも12Mbpsと互いに等しくなる。In this way, the cycle of the compression period of the input digital signal of the data compression circuits 100a, 100b, 100c, that is, the frame cycle is set to T, T / 2, T / 3, and these ratios are set to the respective transmission rates. The ratio is the reciprocal. Also, the compression rate is 6 times, 3
The same ratio is used for double and double. As a result, the time width of the compressed digital signal in each digital signal A ', B', C'becomes equal to T / 6, but their transmission rates are also equal to 12 Mbps.
以上のことから、デイジタル信号Ａはフレーム周期Ｔに
１回時間軸圧縮され、デイジタル信号Ｂはこのフレーム
周期Ｔに２回、デイジタル信号Ｃはこのフレーム周期Ｔ
に３回夫々時間軸圧縮される。したがつて、このフレー
ム周期Ｔ毎にデイジタル信号Ａは１回、デイジタル信号
Ｂは２回、デイジタル信号は３回夫々伝送されなければ
ならない。From the above, the digital signal A is time-axis compressed once in the frame period T, the digital signal B is twice in the frame period T, and the digital signal C is in the frame period T.
The time axis is compressed three times each. Therefore, the digital signal A must be transmitted once, the digital signal B must be transmitted twice, and the digital signal must be transmitted three times in each frame period T.
このように各デイジタル信号A,B,Cを伝送するために、
データ圧縮回路100a,100b,100cおよびスイツチ110は次
のように動作する。まず、データ圧縮回路100aは、圧縮
率が異なるだけで第１図，第６図におけるデータ圧縮回
路100aと同様に動作をする。In order to transmit each digital signal A, B, C in this way,
The data compression circuits 100a, 100b, 100c and the switch 110 operate as follows. First, the data compression circuit 100a operates in the same manner as the data compression circuit 100a in FIGS. 1 and 6 except that the compression ratio is different.
次に、データ圧縮回路100bは、データ圧縮回路100aにお
ける各圧縮されたデイジタル信号a0,a1,a2,……の読み
出し完了時点tbで２つのRAMの入力デイジタル信号Ｂの
書き込み切換えを行なうが、さらに、時点tb′でも入力
デイジタル信号のこの書き込み切換えを行なう。時点tb
から時点tb′までにRAMに書き込まれたデイジタル信号B
1,B3,B5,……は書き込み終了後（時点tb′）直ちに1/3
に時間軸圧縮されて読み出されるが（これによつて出力
されるデイジタル信号がb1,b3,b5,……である）、時点t
b′から時点tbまでにRAMに書き込まれたデイジタル信号
B0,B2,B4,……は、書き込み終了後（時点tb）、期間T/6
を経過してから読み出される（これによつて出力される
デイジタル信号がb0,b2,b4,……である）。したがつ
て、データ圧縮回路100aからの圧縮されたデイジタル信
号a0の読み出し完了時点tbを基準にすると、この時点tb
からT/6だけ遅れてデータ圧縮回路100bはT/6の期間デイ
ジタル信号b0を出力し、次に、期間T/6だけ明けてデー
タ圧縮回路100bはT/6の期間デイジタル信号b1を出力す
る。デイジタル信号b1の読み出し完了後、T/6の期間を
経て（次の時点ta）データ圧縮回路100aが次のデイジタ
ル信号a1を出力する。以下、このサイクルが繰り返えさ
れてデイジタル信号Ｂ′が得られる。Next, the data compression circuit 100b performs write switching of the input digital signal B of the two RAMs at the time point t b at which the reading of each compressed digital signal a0, a1, a2, ... In the data compression circuit 100a is completed. Furthermore, this write switching of the input digital signal is also performed at time t b ′. Time t b
From the digital signal B written in the RAM from time t b ′ to
1, B3, B5, ... Immediately 1/3 after writing (time point t b ′)
Is read out after being compressed in the time axis (the digital signals output by this are b1, b3, b5, ...) At time t
Digital signal written to RAM from b ′ to time t b
B0, B2, B4, ... are the period T / 6 after the end of writing (time t b ).
Is read out after passing (the digital signals output by this are b0, b2, b4, ...). Therefore, when the read completion time t b of the compressed digital signal a0 from the data compression circuit 100a is used as a reference, this time t b
After T6, the data compression circuit 100b outputs the digital signal b0 during the T / 6 period, and then after the period T / 6, the data compression circuit 100b outputs the digital signal b1 during the T / 6 period. . After completion of reading of the digital signals b1, through the duration of T / 6 (next time t a) data compression circuit 100a outputs a next digital signal a1. Thereafter, this cycle is repeated to obtain the digital signal B '.
データ圧縮回路100cは、データ圧縮回路100aで圧縮され
たデイジタル信号a0,a1,a2,……の読み出しが完了した
時点tc、これよりT/6の期間遅れた時点tc′、さらにT/6
の期間遅れた時点tc″で２つのRAMの入力デイジタル信
号Ｃの書き込み切り換えが行なわれ、書き込まれたデイ
ジタル信号c0,c1,c2,……は書き込み終了（時刻tc,
tc′,tc″）後直ちに読み出される。したがつて、デー
タ圧縮回路100cでは、期間T/6の間隔で圧縮されたデイ
ジタル信号c0,c1,c2,……が順次出力されるが、２つお
きのデイジタル信号c0,c3,c6,……の出力開始時点tcは
データ圧縮回路の圧縮されたデイジタル信号a0,a1,a2,
……の出力終了時点に一致する。The data compression circuit 100c detects a time point t c at which the reading of the digital signals a0, a1, a2, ... Compressed by the data compression circuit 100a is completed, a time point t c ′ which is delayed by a period of T / 6 from this point, and T / 6
Done input write switching of digital signal C of the two RAM period delayed time t c "of the written digital signal c0, c1, c2, ...... writing ends (time t c,
t c ′, t c ″) is read immediately after that. Therefore, in the data compression circuit 100c, the digital signals c0, c1, c2, ... Compressed at intervals of the period T / 6 are sequentially output, The output start time t c of every other digital signal c0, c3, c6, ... Is the compressed digital signal a0, a1, a2, of the data compression circuit.
Matches when the output of …… ends.
したがつて、フレーム周期Ｔについてみると、データ圧
縮回路100a,100c,100b,100c,100b,100cの順でT/6期間ず
つ圧縮されたデイジタル信号が出力され、これが１サイ
クルとして繰り返えされる。Therefore, regarding the frame period T, a digital signal compressed for each T / 6 period is output in the order of the data compression circuits 100a, 100c, 100b, 100c, 100b, 100c, and this is repeated as one cycle. .
データ圧縮回路100aからのデイジタル信号Ａ′はスイツ
チ110の接点ａに供給され、データ圧縮回路100bからの
デイジタル信号Ｂ′はスイツチ110の接点b1,b2に、デー
タ圧縮回路100cからのデイジタル信号Ｃ′はスイツチ11
0の接点c1,c2,c3に夫々供給される。スイツチ110はデー
タ圧縮回路100a,100b,100cの圧縮されたデイジタル信号
Ａ′,B′,C′の出力順序に従つて、フレーム周期Ｔで接
点a,c1,b1,c2,b2,c3の順に切り換わり、圧縮されたデイ
ジタル信号を出力するデータ圧縮回路側の接点にその出
力期間閉じている。これにより、スイツチ110からは、
第９図に示す多重シリアル信号Ｓが得られる。The digital signal A'from the data compression circuit 100a is supplied to the contact a of the switch 110, the digital signal B'from the data compression circuit 100b is supplied to the contacts b 1 and b 2 of the switch 110, and the digital signal from the data compression circuit 100c. C'is switch 11
It is supplied to the contact points c 1 , c 2 and c 3 of 0, respectively. Switch 110 is data compression circuit 100a, 100b, 100c compressed digital signals A ', B', accordance connexion to the output order of C ', the contact a frame period T, c 1, b 1, c 2, b 2 , c 3 in that order, and the contacts on the data compression circuit side that outputs a compressed digital signal are closed during the output period. As a result, from switch 110,
The multiplexed serial signal S shown in FIG. 9 is obtained.
この実施例における受信系は第１図における受信系と同
様の構成とすることができる。The receiving system in this embodiment may have the same configuration as the receiving system in FIG.
以上のように、この実施例では、伝送レートの異なる３
つの入力デイジタル信号を同一伝送レートで時分割多重
伝送することができ、第１図に示した実施例と同様の効
果が得られる。As described above, in this embodiment, three transmission rates are different.
Two input digital signals can be time-division multiplexed at the same transmission rate, and the same effect as the embodiment shown in FIG. 1 can be obtained.
なお、この実施例は、第２図における圧縮されたデイジ
タル信号b0,b1,b2,……を夫々２等分し、圧縮されたデ
イジタル信号c0,c1,c2,……を夫々３等分し、これらを
圧縮されたデイジタル信号a0,a1,a2,……間で均等に配
列したものに相当する。In this embodiment, the compressed digital signals b0, b1, b2, ... In FIG. 2 are equally divided into two, and the compressed digital signals c0, c1, c2 ,. , And these are evenly arranged among the compressed digital signals a0, a1, a2, ....
通常、夫々の信号源には水晶発振器を有し、これを基に
して安定した動作が行なわれるようにしている。また、
夫々の信号源の伝送レートを高い精度で設定するように
しているが、実際には、夫々の基準クロツクを同期運転
しない限り、いくら精度を高めても夫々の伝送レート比
は徐々に変動（微動）する。Usually, each signal source has a crystal oscillator, and stable operation is performed based on this. Also,
Although the transmission rate of each signal source is set with high accuracy, in reality, unless the reference clocks of each are synchronized, the transmission rate ratio of each will gradually fluctuate (fine adjustment) ) Do.
この問題を第１図の送信系を例にして説明すると、入力
デイジタル信号A,B,Cの正規の伝送レートは夫々2Mbps,4
Mbps,6Mbpsであり、これら正規の伝送レートの比率に対
応して、コントローラ111により、データ圧縮回路100a,
100b,100cにおける各スイッチが制御される。これら各
スイツチの動作により、各入力デイジタル信号A,B,Cの
伝送レートが正規の値であるとき、もしくは夫々の伝送
レートの比率が正規の比率であるときには、データ圧縮
回路100a,100b,100cにおけるRAMには、入力デイジタル
信号の伝送レートに応じた量のデータ（すなわち、それ
に応じた数のビツト）が記憶され、しかも、同一データ
圧縮回路の２つのRAMに記憶されるデータ量は等しい。
したがつて、これらRAMからは等しい時間内でデータを
読み出すことができる。To explain this problem using the transmission system shown in FIG. 1 as an example, the normal transmission rates of the input digital signals A, B, and C are 2 Mbps and 4 respectively.
Mbps, 6 Mbps, and the controller 111 controls the data compression circuit 100a,
Each switch in 100b and 100c is controlled. By the operation of each switch, when the transmission rate of each input digital signal A, B, C is a normal value, or when the ratio of each transmission rate is a normal ratio, the data compression circuits 100a, 100b, 100c. In the RAM in, the amount of data (that is, the number of bits) corresponding to the transmission rate of the input digital signal is stored, and the amount of data stored in the two RAMs of the same data compression circuit is equal.
Therefore, data can be read from these RAMs in the same time.
これに対し、入力デイジタル信号A,B,Cの伝送レートの
比率が正規の比率と異なる場合（あるいは微動する場
合）には、これら入力デイジタル信号間の移送関係が保
たれず、ある入力デイジタル信号に対して第２図に示し
たフレーム周期Ｔを設定すると、他の入力デイジタル信
号において、各期間Ｔにおけるビツト数に少なくとも１
ビツトの差が生ずる場合がある。このために、同一デー
タ圧縮回路における２つのRAMに記憶されるデータ量に
差が生じ、これらからデータを読み出す時間に差が生ず
る。On the other hand, when the ratio of the transmission rates of the input digital signals A, B, and C is different from the normal ratio (or when there is slight movement), the transfer relationship between these input digital signals is not maintained and some input digital signals are not maintained. However, if the frame period T shown in FIG. 2 is set, the number of bits in each period T is at least 1 in other input digital signals.
Bit differences may occur. Therefore, there is a difference in the amount of data stored in the two RAMs in the same data compression circuit, and there is a difference in the time for reading data from them.
そこで、いま、データ圧縮回路100aにおいて、フレーム
周期ＴでRAM103aNビツト記憶され、次のフレーム周期Ｔ
でRAM104aに（Ｎ＋１）ビツト記憶されたとすると、T/6
の期間にRAM103aからＮビツトが読み出されるときに
は、この期間にRAM104aからもＮビツト読み出されるこ
とになる。そして、スイツチ110はT/6の期間スイツチ10
9aに閉じるから、RAM103aからはこのT/6の期間にわたつ
てＮビツトが全て読み出されるが、RAM104aからの読み
出しに際しては、Ｎビツトが読み出されるとスイツチ11
0はスイツチ109b側に切り換わり、１ビツトが欠除する
ことになる。Therefore, in the data compression circuit 100a, the RAM 103aN bit is stored at the frame cycle T and the next frame cycle T is stored.
Assuming that (N + 1) bits are stored in the RAM 104a at, T / 6
When N bits are read from the RAM 103a during this period, N bits are also read from the RAM 104a during this period. The switch 110 is a switch 10 during the T / 6 period.
Since it is closed to 9a, all the N bits are read from the RAM 103a over the period of T / 6, but when the N bits are read from the RAM 104a, the switch 11 is read.
0 is switched to the switch 109b side, and one bit is omitted.
また、RAM103a,104aのT/6の期間内の読み出しが（Ｎ＋
１）ビツトとすると、RAM104aからはこの期間全体にわ
たつて（Ｎ＋１）ビツト全体が読み出されるが、RAM103
aについては、Ｎビツトの読み出しが終つてもさらに１
ビツト分スイツチ110はスイツチ109a側に閉じており、
このために、得られる多重シリアル信号Ｓには、デイジ
タル信号Ａ′とＢ′との境界で１ビツト分の無信号期間
が生ずる。In addition, the RAM 103a and 104a can be read (N +
1) If it is a bit, the entire (N + 1) bit is read from the RAM 104a over this period, but the RAM 103a
For a, 1 more after reading N bits
Bit minute switch 110 is closed to switch 109a side,
Therefore, in the obtained multiplexed serial signal S, a 1-bit non-signal period occurs at the boundary between the digital signals A'and B '.
以下、かかる問題を解消する実施例を説明する。An embodiment for solving such a problem will be described below.
第10図はそのうちの１つの実施例の送信系要部を示すブ
ロツク図であつて、130a,130b,130cは信号源、131a,131
b,131cは入力端子、133a,133b,133cはメモリ部、134a,1
34b,134cはクロツク生成回路、135はシステムコントロ
ーラである。FIG. 10 is a block diagram showing the main part of the transmission system of one of the embodiments, in which 130a, 130b and 130c are signal sources and 131a and 131c.
b, 131c are input terminals, 133a, 133b, 133c are memory sections, 134a, 1
34b and 134c are clock generation circuits, and 135 is a system controller.
第10図において、システムコントローラ135は基準発振
器を内蔵しており、それが発生する基準クロツクから信
号源130a,130b,130cの伝送レートに対応した周波数のク
ロツクφA,φB,φＣを生成して出力する。また、メモリ
部133aとクロツク生成回路134aとで先の実施例における
データ圧縮回路100aと同様の構成をなして同様に動作
し、メモリ部133bとクロツク生成回路134bも、また、メ
モリ部133cとクロツク生成回路134cも、夫々データ圧縮
回路100b,100cと同様の構成をなして同様に動作する。In FIG. 10, the system controller 135 has a built-in reference oscillator, and generates clocks φ A , φ B , and φ C of frequencies corresponding to the transmission rates of the signal sources 130a, 130b, and 130c from the reference clock generated by the system oscillator. And output. The memory unit 133a and the clock generation circuit 134a have the same configuration as the data compression circuit 100a in the previous embodiment and operate in the same manner. The memory unit 133b and the clock generation circuit 134b also operate in the same manner as the memory unit 133c and the clock generation circuit. The generation circuit 134c also has the same configuration as the data compression circuits 100b and 100c and operates in the same manner.
システムコントローラ135が出力するクロツクφＡは、
入力クロツクとしてメモリ部133a、クロツク生成回路13
4aに供給されるとともに、出力端子132aから信号源130a
に供給される。また、同じくクロツクφＢはメモリ部13
3b、クロツク生成回路134bに供給されるとともに、出力
端子132bから信号源130bに供給され、クロツクφＣはメ
モリ部133c、クロツク生成回路134cに供給されるととも
に、出力端子132cから信号源130cに供給される。これに
より、信号源130aからはクロツクφＡに同期したデイジ
タル信号Ａが出力され、入力端子131aからメモリ部133a
に供給される。同様にして、信号源130bからクロツクφ
Ｂに同期したデイジタル信号Ｂが出力されてメモリ部13
3bに供給され、信号源130cからクロックφＣに同期した
デイジタル信号Ｃが出力されてメモリ部133cに供給され
る。The clock φ A output by the system controller 135 is
The memory unit 133a and the clock generation circuit 13 are used as input clocks.
4a, and the signal source 130a from the output terminal 132a.
Is supplied to. Similarly, the clock φ B is the memory unit 13
3b, is supplied to the clock generation circuit 134b, and is also supplied from the output terminal 132b to the signal source 130b. The clock φ C is supplied to the memory section 133c and the clock generation circuit 134c, and also supplied from the output terminal 132c to the signal source 130c. To be done. As a result, the signal source 130a outputs the digital signal A synchronized with the clock φ A , and the input terminal 131a outputs the digital signal A.
Is supplied to. Similarly, from the signal source 130b, the clock φ
The digital signal B synchronized with B is output and the memory unit 13
3b, the signal source 130c outputs the digital signal C synchronized with the clock φ C , and the digital signal C is supplied to the memory unit 133c.
このようにして信号源130a,130b,130cは単一の基準クロ
ツクから生成されたクロックで動作し、これによつて各
信号源130a,130b,130cは同期して動作することになり、
伝送レートにバラツキがあつてもこれらのバラツキの割
合は各信号源で同程度になり、かつ各信号源130a,130b,
130cと多重装置との同期もとられるから、上記ビツトの
欠落や無信号区間などが生ずることはない。In this way, the signal sources 130a, 130b, 130c operate on the clock generated from the single reference clock, which causes the respective signal sources 130a, 130b, 130c to operate in synchronization.
Even if there are variations in the transmission rate, the proportions of these variations are approximately the same for each signal source, and each signal source 130a, 130b,
Since the synchronization between 130c and the multiplexer is performed, the above-mentioned bit loss or no signal section does not occur.
次に、第10図の実施例のように各信号源を外部から同期
運転することができないときに対する実施例を、第11図
によつて説明する。Next, an embodiment in which each signal source cannot be synchronously operated from the outside as in the embodiment of FIG. 10 will be described with reference to FIG.
第１図において、入力デイジタル信号A,B,Cの正規の伝
送レートを夫々2Mbps,4Mbps,6Mbpsとすると、これら正
規の伝送レートの比率に応じてデータ圧縮回路100a,100
b,100cの圧縮率が夫々６倍,3倍,2倍と設定され、夫々の
スイツチが動作する。これら入力デイジタル信号A,B,C
の伝送レートの比率が正規の比率（すなわち、2:4:6）
からずれると、先に説明したように、ビツトの欠除や多
重シリアル信号Ｓでの無信号期間が生ずる。In FIG. 1, assuming that the regular transmission rates of the input digital signals A, B, and C are 2 Mbps, 4 Mbps, and 6 Mbps, respectively, the data compression circuits 100a, 100 according to the ratio of these regular transmission rates.
The compression rates of b and 100c are set to 6 times, 3 times and 2 times, respectively, and the respective switches operate. These input digital signals A, B, C
The transmission rate ratio is a regular ratio (ie 2: 4: 6)
If deviated, as described above, the lack of bits and the non-signal period in the multiplexed serial signal S occur.
そこで、この実施例では、実際の伝送レートの比率の正
規の比率からの最大ずれを考慮して、ビツトの欠落が生
じない程度に入力デイジタル信号A,B,Cに対する圧縮率
を正規の場合よりも多少大きくする。たとえば、データ
圧縮回路100aにおけるRAM103a,104aが正規の伝送レート
の比率ではＮビツト記憶され、また、圧縮率が６でT/6
期間全体にわたつてこれらＮビツトが読み出されるが、
伝送レートの比率の誤差によつて最大（Ｎ＋ΔＮ）ビツ
トまで記憶される可能性があるものとすると、T/6の期
間に（Ｎ＋ΔＮ）ビツトまでは読み出し可能なように、
圧縮率を６よりも多少大きくする。Therefore, in this embodiment, in consideration of the maximum deviation of the ratio of the actual transmission rate from the normal ratio, the compression ratio for the input digital signals A, B, C is set to be smaller than that of the normal case so that no bit is lost. Also make it a little larger. For example, the RAMs 103a and 104a in the data compression circuit 100a store N bits at a normal transmission rate ratio, and when the compression rate is 6, T / 6.
These N bits are read over the entire period,
It is assumed that up to (N + ΔN) bits may be stored due to an error in the ratio of transmission rates, so that (N + ΔN) bits can be read during the period T / 6.
The compression rate is made slightly larger than 6.
データ圧縮回路100a,100b,100cの各スイツチおよびスイ
ツチ110は伝送レートが正規の比率のときの動作を行な
う。このために、第11図において、デイジタル信号
Ａ′,B′の読み出し開始時点ta,tb間はT/6、デイジタル
信号Ｂ′,C′の読み出し開始時点tb,tc間はT/3、デイジ
タル信号Ｃ′,A′の読み出し開始時点tc,ta間はT/2であ
るが、これらデイジタル信号Ａ′,B′,C′の読み出し期
間は夫々T/6,T/3,T/2以下となり、ビツトの欠除は生じ
ない。The switches of the data compression circuits 100a, 100b, 100c and the switch 110 operate when the transmission rate is a normal ratio. For this reason, in FIG. 11, T / 6 is set between the reading start times t a and t b of the digital signals A ′ and B ′, and T is set between the reading start points t b and t c of the digital signals B ′ and C ′. / 3, T / 2 between the digital signal C ', A'read start time points t c , t a , but these digital signal A', B ', C'read periods are T / 6, T /, respectively. Less than 3, T / 2, no bit deficiency occurs.
しかし、この代りに、あるデイジタル信号の読み出し完
了時点が次のデイジタル信号の読み出し開始時点よりも
先行する場合もあり、このために、デイジタル信号
Ａ′,B′,C′をスイツチ110（第１図）によつて順繰り
に選択すると、得られる多重シリアル信号Ｓのデイジタ
ル信号Ａ′とＢ′,B′とＣ′,C′とＡ′との境界に無信
号区間1,2,3が生ずる。これら無信号区間が伝送レート
の比率の誤差に伴なう各デイジタル信号Ａ′,B′,C′の
時間長のバラツキを吸収する。なお、これら無信号区間
1,2,3にクロツク再生信号のプリアンプル信号を付加し
てもよい。However, instead of this, there is a case where the reading completion time point of one digital signal precedes the reading start time point of the next digital signal. Therefore, the switching of the digital signals A ′, B ′, C ′ to the switch 110 (first When selected sequentially according to the figure, signalless sections 1, 2 and 3 occur at the boundaries between the digital signals A'and B ', B'and C', C'and A'of the obtained multiple serial signal S. . These non-signal sections absorb variations in the time length of each digital signal A ', B', C'due to the error in the ratio of the transmission rate. In addition, these non-signal sections
A preamplified signal of the clock reproduction signal may be added to 1, 2, and 3.
この実施例は、各信号源の伝送レートが単純な整数引か
ら若干ずれているようなものに対して、この単純な整数
比に応じて各データ圧縮回路を動作させても同様に適用
可能である。This embodiment is also applicable to the case where the transmission rate of each signal source is slightly deviated from a simple integer subtraction, even if each data compression circuit is operated according to this simple integer ratio. is there.
信号源の伝送レートの比率に応じて多重装置における圧
縮率やスイツチの動作が設定されても、各入力デイジタ
ル信号が時間軸変動を有すると、各入力デイジタル信号
においては、順次のフレーム周期におけるデータ量は一
定でなく変動する。このような場合には、受信系でデー
タ量を判定して忠実に元の時間軸のデイジタル信号を再
現できるようにするために、各フレーム周期Ｔに対する
圧縮されたデイジタル信号毎にデータ量を表わすコード
をプリアンプル信号内に設けておく。Even if the compression ratio and the switch operation in the multiplexer are set according to the ratio of the transmission rate of the signal source, if each input digital signal has a time-axis fluctuation, the data in the successive frame periods will be included in each input digital signal. The quantity is not constant and varies. In such a case, the data amount is expressed for each compressed digital signal for each frame period T so that the receiving system can determine the data amount and faithfully reproduce the original digital signal on the time axis. The code is placed in the preampule signal.
あるいはまた、フレーム周期毎のデータ量が変動する場
合には、そのデータ量によつてフレーム周期Ｔの境界の
ビツトが欠落してしまうこともある。これを防止するた
めには、この境界のビツトを前後のフレーム周期に夫々
含ませて前後するフレーム周期Ｔを一部オーバーラツプ
させる。第12図はかかる動作を示すものであつて、4,5,
6が夫々入力デイジタル信号A,B,Cの上記オーバーラツプ
区間である。入力デイジタル信号Ａについてみると、デ
イジタル信号A1はその前後のオーバーラツプ区間４を含
めて時間軸圧縮され、圧縮されたデイジタル信号a2″と
なる。入力デイジタル信号B,Cについても同様である。Alternatively, if the amount of data varies for each frame period, the bit at the boundary of the frame period T may be missing depending on the amount of data. In order to prevent this, the bit of this boundary is included in the preceding and following frame periods so that the preceding and following frame periods T are partially overlapped. FIG. 12 shows such an operation.
Reference numeral 6 is the above-mentioned overlap section of the input digital signals A, B and C, respectively. Regarding the input digital signal A, the digital signal A 1 is compressed in the time axis including the overlapping section 4 before and after the digital signal A 1 to be a compressed digital signal a 2 ″. The same applies to the input digital signals B and C.
なお、第12図において、各デイジタル信号Ａ′,B′,C′
との間には間隔1,2,3を設けてプリアンプル信号を付加
し、これらに、夫々入力デイジタル信号A,B,Cにおける
オーバーラツプ区間4,5,6のオーバーラツプビツト数を
表わすコードを夫々のプリアンプル信号に含ませる。Incidentally, in FIG. 12, each digital signal A ', B', C '
A preamplifier signal is added at intervals of 1, 2, and 3 between them and a code indicating the number of overlap bits in the overlap sections 4, 5 and 6 in the input digital signals A, B and C, respectively. Is included in each preampule signal.
このように、同一オーバーラツプ区間のビツトが２個所
にふりわけられるから、一方で欠落が生じても他方でも
つてこのビツトを再現できる。In this way, since the bits in the same overlap section are distributed to two places, even if a drop occurs on one side, the bit on the other side can be reproduced.
以上のように、信号源の伝送レートの比率に誤差があつ
ても、また、入力デイジタル信号に時間軸変動があつて
も、データを正しく伝送でき、また、受信系で正しくデ
ータを再生できる。As described above, even if there is an error in the ratio of the transmission rates of the signal sources, or if there is a time-axis fluctuation in the input digital signal, the data can be transmitted correctly and the data can be correctly reproduced by the receiving system.
多重シリアル信号における各チヤンネルの同期信号やプ
リアンプル信号内の同期信号は伝送レートがほぼ等し
い。このために、多重シリアル信号でのこれら同期信号
の検索が可能であり、同期信号のパターンの違いによつ
て多重シリアル信号内でのチヤンネル識別が可能とな
る。The synchronization signal of each channel in the multiplex serial signal and the synchronization signal in the preamble signal have almost the same transmission rate. For this reason, it is possible to search for these synchronization signals in the multiplex serial signal, and it is possible to identify channels in the multiplex serial signal due to the difference in the pattern of the synchronization signal.
また、プリアンプル信号内には、信号源識別信号（チヤ
ンネル識別）、伝送レート識別信号、圧縮データ周期識
別信号、圧縮率識別信号、圧縮データ周期識別信号、圧
縮データ量識別信号等を設けることができ、これら識別
信号に対する誤り訂正符号を付加することにより、これ
らの再生時の誤動作を無くす効果がある。Further, a signal source identification signal (channel identification), a transmission rate identification signal, a compressed data cycle identification signal, a compression rate identification signal, a compressed data cycle identification signal, a compressed data amount identification signal, etc. may be provided in the preamplifier signal. Therefore, by adding an error correction code to these identification signals, there is an effect of eliminating malfunctions during reproduction of these signals.
さらに、多重化チヤンネルに未使用チヤンネルが生じた
場合には、このチヤンネル領域を無信号区間とすること
なく、次のチヤンネルのクロツク再生となるべきダミー
信号を付加する。この場合、次のチヤンネルの伝送レー
トを用いて位相を等しくすることにより、次チヤンネル
のクロツク再生立ち上りを早くして信頼性向上させるこ
とができる。Further, when an unused channel is generated in the multiplexed channel, a dummy signal which should be the clock reproduction of the next channel is added without making this channel region a no signal section. In this case, by making the phases equal using the transmission rate of the next channel, it is possible to speed up the clock reproduction start-up of the next channel and improve the reliability.
第13図は具体的な信号源を示した本発明の応用例を示す
ブロツク図であつて、201は衛星放送受信機（BS）,202
はデイジタルオーデイオテープレコーダ（DAT）、203,2
04はコンパクトデイスク（CD）プレーヤ、205は他のデ
ータ出力機器、206は本発明による多重化送信器、207は
同じく送信アンテナ、208は同じく受信アンテナ、209は
同じく受信器、210はヘツドフオンである。FIG. 13 is a block diagram showing an application example of the present invention showing a concrete signal source, in which 201 is a satellite broadcast receiver (BS), 202
Digital Audio Tape Recorder (DAT), 203,2
04 is a compact disk (CD) player, 205 is another data output device, 206 is a multiplexing transmitter according to the present invention, 207 is also a transmitting antenna, 208 is also a receiving antenna, 209 is also a receiver, and 210 is a headphone. .
このシステムでは、多重化送信器206が多入力デイジタ
ル入力端子を有しており、多数の入力を多重して送信
し、ユーザは受信器209に好みの情報を選択するもので
ある。In this system, the multiplexing transmitter 206 has a multi-input digital input terminal, multiple inputs are multiplexed and transmitted, and the user selects desired information in the receiver 209.
ここで、BS,DAT,CDの信号フオーマツトおよびこれらの
多重シリアル信号のフオーマツトを第14図によつて説明
する。なお、同図において、31はDATのテープ再生出力
信号（複号前のデイジタル信号）、32はBSチユーナ音声
デイジタルシリアル信号（ビツトストリーム信号）、33
はCDプレーヤの再生出力（EFM信号）、34は多重シリア
ル信号、35はBSビツトストリームの圧縮データ、36はCD
再生信号の圧縮データ、37,38,39はプリアンプル信号で
ある。Here, the signal format of BS, DAT, CD and the format of these multiple serial signals will be described with reference to FIG. In the figure, 31 is a DAT tape reproduction output signal (digital signal before decoding), 32 is a BS tuner audio digital serial signal (bit stream signal), 33
Is the playback output (EFM signal) of the CD player, 34 is the multiplex serial signal, 35 is the compressed data of the BS bit stream, and 36 is the CD
Compressed data of the reproduced signal, and 37, 38 and 39 are preamplified signals.
DATのフオーマツトについては、IEEE Transactions on
Consumer Electronics Vol.CE−32,ON.3,August 1986の
「THE DAT CONFERENCE,ITS ACTIVITIES AND RESULTS」
中に記載されているように、データを時間軸圧縮してヘ
リカルスキヤン方式の磁気記録再生装置で磁気テープに
記録再生するものである。PCMデイジタル信号として有
効なPCM領域31aは、１フレームが4.9msecでその周期Ｔ
は15msecである。PCM領域31の前後領域31cはトラツキン
グ等の信号が入つている。31bは空領域である。また、B
Sチユーナの音声ビツトストリーム信号32は1msecのフレ
ームが連続につながつている。CDの再生出力信号33は0.
136msecのフレームが連続している。上記それぞれの伝
送レートはDATが9.408Mbps、BSが2.048Mbps、CDが4.321
8Mbpsである。For DAT format, see IEEE Transactions on
Consumer Electronics Vol.CE-32, ON.3, August 1986 "THE DAT CONFERENCE, ITS ACTIVITIES AND RESULTS"
As described therein, the data is time-axis compressed and recorded on and reproduced from a magnetic tape by a helical scan magnetic recording / reproducing apparatus. In the PCM area 31a which is effective as a PCM digital signal, one frame has 4.9 msec and its cycle T
Is 15 msec. A signal such as tracking enters in the area 31c before and after the PCM area 31. 31b is an empty area. Also, B
The audio bit stream signal 32 of the S tuner is composed of continuous frames of 1 msec. CD playback output signal 33 is 0.
136msec frames are continuous. Each of the above transmission rates is 9.408 Mbps for DAT, 2.048 Mbps for BS, 4.321 for CD.
8 Mbps.
ここで、元々バースト状に圧縮されているDATの信号フ
オーマツトを基準にその空領域へBSとCDの信号を圧縮し
て挿入すると、多重シリアル信号34が生成できる。ここ
では、BSのビツトストリーム信号は５倍に圧縮され、CD
の再生信号は２倍に圧縮されている、したがつて、多重
シリアル信号におけるそれぞれの伝送レートは、DATが
9.408Mbps、BSが10.24Mbps、CDが8.6436Mbpsと非常に近
い数値に設定できる。また、それぞれのチャンネルのす
き間にプリアンプル信号37,38,39を入れることが可能で
ある。Here, when the BS and CD signals are compressed and inserted into the vacant area with the DAT signal format originally compressed in burst form as a reference, the multiple serial signal 34 can be generated. Here, the bit stream signal of BS is compressed 5 times,
The reproduced signal of is compressed twice, therefore the transmission rate of each multiplexed serial signal is
It can be set to values very close to 9.408 Mbps, BS 10.24 Mbps, and CD 8.6436 Mbps. In addition, it is possible to insert the preampule signals 37, 38, 39 into the gaps of the respective channels.
DATやBSの場合には、フレーム内でインターリーブ、誤
り訂正処理が完結しているので、それらの多重化におい
て、フレームを分割すること無く、圧縮あるいは配分す
ることにより、システムの複雑化を防ぐことができて有
効である。In the case of DAT or BS, interleaving and error correction processing are completed within the frame, so in multiplexing them, the system is prevented from becoming complicated by compressing or distributing without dividing the frame. It is possible and effective.
第15図は本発明の他の応用例を示すものであつて、同図
（ａ）は通常の多重シリアル信号を示す。また、同図
（ｂ）はBSの信号源が遮断されて空領域になつた時を示
しており、この場合には、次のチヤンネルであるCDのプ
リアンプル信号38が前方に延長することにより、CDの信
号再生のクロツク再生等の安定化に効果がある。同図
（ｃ）は、同様に、BSの信号源が遮断された時のもの
で、ここでは、フレームの他のチヤンネルにかかわる誤
り訂正コードEC40を挿入する。これにより伝送中の誤り
に対し訂正能力の強化が行える。FIG. 15 shows another application example of the present invention, and FIG. 15 (a) shows an ordinary multiple serial signal. Further, FIG. 7B shows the time when the BS signal source is cut off and the empty area is reached. In this case, the pre-ampule signal 38 of the CD, which is the next channel, is extended forward. , It is effective in stabilizing the clock reproduction of CD signal reproduction. Similarly, FIG. 7C shows the case where the BS signal source is cut off, and here, an error correction code EC40 relating to another channel of the frame is inserted. As a result, the correction capability for errors during transmission can be enhanced.
第16図は本発明のさらに他の応用例を示すものであつ
て、信号源であるPSチユーナ201,DAT202,CD203,CD204に
デイジタルIOを付加し、この出力信号を多重化するもの
である。デイジタルIOは、それぞれのデイジタル機器の
DA変換直前のデータをサンプリング周波数FSを基準にフ
オーマツト化したもので、32倍のFSがデータの伝送レー
トである。例えば、BSチユーナ201の場合でFS＝32kHzの
再生信号のとき、伝送レートは1.024Mbps、DATの場合で
FS＝48kHzの再生信号のとき伝送レートは1.536Mbps、CD
の場合でFS＝44.1kHzの再生信号のとき伝送レートは1.4
112Mbpsとなる。FIG. 16 shows still another application example of the present invention, in which a digital IO is added to the PS tuners 201, DAT 202, CD203, CD204 which are signal sources, and the output signals are multiplexed. Digital IO is for each digital device.
The data just before DA conversion is converted into a format based on the sampling frequency F S , and 32 times F S is the data transmission rate. For example, in the case of BS tuner 201, when the playback signal of F S = 32kHz, the transmission rate is 1.024Mbps, and in the case of DAT
The transmission rate when the reproduction signal F S = 48kHz is 1.536 Mbps, CD
In the case of F S = 44.1kHz, the transmission rate is 1.4.
It will be 112 Mbps.
第17図はこれらの信号を多重化するフオーマツト例を示
したものであつて、41はBSのIO信号圧縮データ、42はDA
TのIO信号圧縮データ、43はCD1のIO信号圧縮データ、44
はCD2のIO信号圧縮データ、46はプリアンプル信号、45,
47は誤り符号符号である。第17図（ａ）は通常の多重シ
リアル信号を示し、BS,DAT,CD1,CD2のIO信号を圧縮して
多重化している。通常、IO信号にはデータの誤り訂正符
号が付加されていないので、伝送にあたつてこれに誤り
訂正符号（EC）45を付加し、伝送系における誤りデータ
の訂正に対処する。また、同図（ｂ）に示すように、例
えばCDの信号が遮断して、チヤンネルに空が生じた場
合，ここに新たに誤り訂正符号（EC′）47を追加するこ
とにより、誤り訂正能力の強化の効果がある。Figure 17 shows an example of a format that multiplexes these signals. 41 is the IO signal compressed data of BS, 42 is DA
IO signal compressed data of T, 43 is CD1 IO signal compressed data, 44
Is CD2 IO signal compressed data, 46 is a preample signal, 45,
47 is an error code code. FIG. 17 (a) shows an ordinary multiplexed serial signal, in which IO signals of BS, DAT, CD1 and CD2 are compressed and multiplexed. Normally, the error correction code of the data is not added to the IO signal. Therefore, the error correction code (EC) 45 is added to the IO signal during the transmission to cope with the correction of the error data in the transmission system. Further, as shown in FIG. 2B, for example, when the CD signal is cut off and the channel becomes empty, an error correction code (EC ′) 47 is newly added to the channel to correct the error correction capability. Has the effect of strengthening.
第18図は本発明のさらに他の応用例であり、第13図に示
した応用例を発展させたものである。同図において、21
2は個々のオーデイオ機器の出力信号を圧縮して送信す
る本発明による送信器、207は同じく送信アンテナ、208
は同じく受信アンテナ、213は同じく受信器、214はキー
ステーシヨこである。FIG. 18 shows still another application example of the present invention, which is a development of the application example shown in FIG. In the figure, 21
2 is a transmitter according to the present invention for compressing and transmitting the output signal of each audio device, 207 is also a transmitting antenna, 208
Is also a receiving antenna, 213 is also a receiver, and 214 is a key station.
このシステムでは、それぞれのオーデイオ機器（201,20
2,……205）からのデイジタル信号を、それぞれの送信
器212でデータを圧縮して送信するものである。ただ
し、キーステーシヨン214からの制御信号に従つて送信
器212はいずれか１局のみ送信となるように時分割多重
する。受信側もいくつかの受信器213をもつことがで
き、好みの情報が選択できる。このシステムでは、個々
独立して信号処理が行なえ、かつ時分割しているので、
送信周波数を同一にできて、帯域を有効に使用できる。
キーステーシヨン214の制御信号は、第18図では有線で
あるが、無線でもよい。また、商用電源ラインに重畳さ
せることもでき、これにより、スペースをとらずに有効
である。In this system, each audio device (201,20
2, ..., 205), and the respective digital signals are transmitted by the respective transmitters 212 and transmitted. However, according to the control signal from the key station 214, the transmitter 212 time-division-multiplexes so that only one station transmits. The receiving side can also have several receivers 213 and can select favorite information. In this system, signal processing can be performed independently and time-division, so
The transmission frequencies can be the same, and the band can be used effectively.
The control signal of the key station 214 is wired in FIG. 18, but may be wireless. Also, it can be superposed on the commercial power supply line, which is effective without taking up space.
以上、それぞれの実施例では、デイジタルオーデイオの
信号源を用いて説明したが、その他パーソナルコンピユ
ータのデータや、ホームオートメーシヨンのデータ等広
く応用が可能である。また、伝送系の媒体は、空間領域
のみならず、パツケージメデイア（磁気記録，再生等）
でも本発明の効果が得られる。As described above, in each of the embodiments, the digital audio signal source is used. However, other data such as personal computer data and home automation data can be widely applied. Also, the transmission medium is not limited to the spatial area, but the package media (magnetic recording, reproduction, etc.)
However, the effect of the present invention can be obtained.
以上説明したように、本発明によれば、チヤンネル毎に
入力デイジタル信号の伝送レートが異なつても、デイジ
タル信号のままで多重化でき、かつ忠実に伝送できて受
信系での正しく安定な信号再生が可能となる。As described above, according to the present invention, even if the transmission rate of the input digital signal is different for each channel, the digital signal can be multiplexed as it is and faithfully transmitted, and the correct and stable signal reproduction in the receiving system can be performed. Is possible.
第１図は本発明による多元デイジタル伝送システムの一
実施例を示すブロツク図、第２図は第１図における送信
系の動作を示すタイミングチヤート、第３図および第４
図は夫々第１図における受信系の動作を示すタイミング
チヤート、第５図は第１図における送信系のデータ圧縮
回路の他の具体例を示すブロツク図、第６図は本発明に
よる多元デイジタル伝送システムの他の実施例を示すブ
ロツク図、第７図は第６図における送信系の動作を示す
タイミングチヤート、第８図は本発明による多元デイジ
タル信号システムのさらに他の実施例の送信系を示すブ
ロツク図、第９図はその動作を示すタイミングチヤー
ト、第10図は本発明による多元デイジタル信号システム
のさらに他の実施例の送信系要部を示すブロツク図、第
11図および第12図は夫々本発明による多元デイジタル信
号システムのさらに他の実施例の動作を示すタイミング
チヤート、第13図は本発明の一応用例を示すブロツク
図、第14図は各種デイジタルオーデイオ機器の信号フオ
ーマツトを示す図、第15図は第13図の応用例における多
重シリアル信号のフオーマツトを示す図、第16図は本発
明の他の応用例を示すブロツク図、第17図はその多重シ
リアル信号のフオーマツトを示す図、第18図は本発明の
さらに他の応用例を示す図である。 100a,100b,100c……データ圧縮回路、101a,101b,101c…
…デイジタル信号の入力端子、103a,103b,103c,104a,10
4b,104c……RAM、105a,105b,105c……クロツク生成回
路、106a,106b,106c,109a,109b,109c,110……スイツ
チ、111……コントローラ、116……データ識別器、117
……クロツク再生器、118……同期回路、119,121……ス
イツチ、123,124……RAM、125……分周器、126……出力
端子。FIG. 1 is a block diagram showing an embodiment of a multi-source digital transmission system according to the present invention, and FIG. 2 is a timing chart showing the operation of the transmission system in FIG. 1, FIGS.
FIG. 5 is a timing chart showing the operation of the receiving system in FIG. 1, FIG. 5 is a block diagram showing another specific example of the data compression circuit of the transmitting system in FIG. 1, and FIG. 6 is a multiple digital transmission according to the present invention. FIG. 7 is a block diagram showing another embodiment of the system, FIG. 7 is a timing chart showing the operation of the transmitting system in FIG. 6, and FIG. 8 is a transmitting system of yet another embodiment of the multi-source digital signal system according to the present invention. Block diagram, FIG. 9 is a timing chart showing its operation, and FIG. 10 is a block diagram showing a transmission system main part of still another embodiment of the multi-source digital signal system according to the present invention.
11 and 12 are timing charts showing the operation of still another embodiment of the multi-source digital signal system according to the present invention, FIG. 13 is a block diagram showing an application of the present invention, and FIG. 14 is various digital audio equipments. FIG. 15 is a diagram showing the signal format of FIG. 15, FIG. 15 is a diagram showing the format of the multiple serial signal in the application example of FIG. 13, FIG. 16 is a block diagram showing another application example of the present invention, and FIG. 17 is its multiple serial. FIG. 18 is a diagram showing a signal format, and FIG. 18 is a diagram showing still another application example of the present invention. 100a, 100b, 100c ... Data compression circuit, 101a, 101b, 101c ...
… Digital signal input terminals, 103a, 103b, 103c, 104a, 10
4b, 104c ... RAM, 105a, 105b, 105c ... Clock generation circuit, 106a, 106b, 106c, 109a, 109b, 109c, 110 ... Switch, 111 ... Controller, 116 ... Data discriminator, 117
...... Clock regenerator, 118 …… Synchronizing circuit, 119,121 …… Switch, 123,124 …… RAM, 125 …… divider, 126 …… Output terminal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 光恵 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (56)参考文献 特開 昭56−66942（ＪＰ，Ａ) 実開 昭56−29552（ＪＰ，Ｕ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Mitsue Sato Inventor, Mitsue Sato, 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa, Ltd. Home Appliances Research Laboratory, Hitachi, Ltd. (56) Reference JP-A-56-66942 (JP, A) Sho 56-29552 (JP, U)
Claims (2)
ルのデイジタル信号を夫々予め定められた周期毎に時間
軸圧縮し、夫々のチヤンネルの時間軸圧縮されたデイジ
タル信号に、各チヤンネルを識別するための各チヤンネ
ルを表わす情報と該時間軸圧縮されたデイジタル信号毎
のデータ量を表わす情報とを付加して、所定の順序でシ
リアルに配置して多重シリアル信号を形成し、 伝送レートが互いに異なる複数のチヤンネルのデイジタ
ル信号を多重化して伝送することを特徴とする多元デイ
ジタル信号伝送システム。1. A digital signal of a plurality of channels having different transmission rates is time-axis compressed for each predetermined period, and each channel is discriminated in the time-axis-compressed digital signal of each channel. Information indicating each channel and information indicating the amount of data for each digital signal that has been compressed along the time axis are added and serially arranged in a predetermined order to form a multiple serial signal. A multi-source digital signal transmission system characterized by multiplexing and transmitting channel digital signals.
記情報は、前記各チヤンネルの同期信号であり、前記各
チヤンネル毎に該同期信号のビットパターンが異なるこ
とを特徴とする多元デイジタル信号システム。2. The information according to claim 1, wherein the information representing each channel for identifying each channel is a synchronization signal of each channel, and a bit pattern of the synchronization signal is provided for each channel. A multi-dimensional digital signal system characterized by being different.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138301A JPH0750875B2 (en) | 1987-06-03 | 1987-06-03 | Multi-source digital transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138301A JPH0750875B2 (en) | 1987-06-03 | 1987-06-03 | Multi-source digital transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63302635A JPS63302635A (en) | 1988-12-09 |
| JPH0750875B2 true JPH0750875B2 (en) | 1995-05-31 |
Family
ID=15218676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62138301A Expired - Lifetime JPH0750875B2 (en) | 1987-06-03 | 1987-06-03 | Multi-source digital transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750875B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4935817B2 (en) * | 2006-08-16 | 2012-05-23 | 富士通株式会社 | Multi-channel data transfer apparatus and method |
Family Cites Families (2)
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|---|---|---|---|---|
| JPS58107738A (en) * | 1981-12-21 | 1983-06-27 | Sanyo Electric Co Ltd | Transmitting method for additional information |
| JPH0618355B2 (en) * | 1985-07-16 | 1994-03-09 | 富士通株式会社 | Multiplex transmission system |
-
1987
- 1987-06-03 JP JP62138301A patent/JPH0750875B2/en not_active Expired - Lifetime
Also Published As
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| JPS63302635A (en) | 1988-12-09 |
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