JPH0752594B2 - 半導体メモリのアドレス制御回路 - Google Patents
半導体メモリのアドレス制御回路Info
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- JPH0752594B2 JPH0752594B2 JP15557186A JP15557186A JPH0752594B2 JP H0752594 B2 JPH0752594 B2 JP H0752594B2 JP 15557186 A JP15557186 A JP 15557186A JP 15557186 A JP15557186 A JP 15557186A JP H0752594 B2 JPH0752594 B2 JP H0752594B2
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 5
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 5
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 5
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリのアドレス制御回路に関し、特
にマイクロコンピュータやマスタスライス方式の半導体
装置等に内蔵されるROMのアドレス制御回路に関する。
にマイクロコンピュータやマスタスライス方式の半導体
装置等に内蔵されるROMのアドレス制御回路に関する。
半導体装置において、内蔵されるROM（リードオンリメ
モリ）は、アドレス信号をデコードして、メモリセルを
選択するアドレス制御回路を有する。この内蔵ROMの中
に、同一データが異なる番地にわたって存在する場合が
あり、この種のROMには、アドレス制御回路により、番
地を圧縮して見かけ上メモリ容量を小さくする手法が用
いられる。
モリ）は、アドレス信号をデコードして、メモリセルを
選択するアドレス制御回路を有する。この内蔵ROMの中
に、同一データが異なる番地にわたって存在する場合が
あり、この種のROMには、アドレス制御回路により、番
地を圧縮して見かけ上メモリ容量を小さくする手法が用
いられる。
従来はこの手法の実現手段として、第３図に示すよう
に、プリデコード回路を有するアドレス制御回路が用い
られている。このように複数の番地に対して同一のROM
出力データを持つものの代表例としてマイクロプログラ
ムROMがあり、以降は、マイクロプログラムROMのアドレ
ス制御回路を例として説明する。一例として第１表に示
すようなアドレス入力に対応するセル選択制御信号、出
力値を持つマイクロプログラムが考えられる。
に、プリデコード回路を有するアドレス制御回路が用い
られている。このように複数の番地に対して同一のROM
出力データを持つものの代表例としてマイクロプログラ
ムROMがあり、以降は、マイクロプログラムROMのアドレ
ス制御回路を例として説明する。一例として第１表に示
すようなアドレス入力に対応するセル選択制御信号、出
力値を持つマイクロプログラムが考えられる。
第３図において、１は、マイクロプログラムROM、２
は、マイクロプログラムROM1の列選択回路、３は、列選
択デコード回路（以下、Ｙ−デコーダと称す）、４は行
選択デコード回路（以下、Ｘ−デコーダと称す）、５は
アドレスレジスタ、６はプリデコード回路である。A0〜
A4はアドレス信号、Y0〜Y2はＹデコーダ出力信号、X0〜
X7はＸデコーダ出力である。
は、マイクロプログラムROM1の列選択回路、３は、列選
択デコード回路（以下、Ｙ−デコーダと称す）、４は行
選択デコード回路（以下、Ｘ−デコーダと称す）、５は
アドレスレジスタ、６はプリデコード回路である。A0〜
A4はアドレス信号、Y0〜Y2はＹデコーダ出力信号、X0〜
X7はＸデコーダ出力である。
アドレス信号A0〜A4により、プリデコード回路6,アドレ
スレジスタ5,X−デコーダ4,Y−デコーダ３を有するアド
レス制御回路を動作させ、メモリセルを選択するための
Ｘ−デコーダが出力Xn（ｎ＝０〜７）,Y−デコーダ出力
Ym（ｍ＝0,1,2）によって、ROM出力を得ている。この場
合のＸ−デコーダの回路図を第４図（ａ）、Ｙ−デコー
ダの回路図を第４図（ｂ）、プリデコード回路を第４図
（ｃ）に示す。第４図（ａ）のＸ−デコーダは、アドレ
スレジスタ５の下位３ビット（A0,A1,A2）の出力をデコ
ードし、X0〜X7の８通りのデコード出力を生成させ、マ
イクロプログラムROM1の行を選択する。また第４図
（ｂ）のＹ−デコーダは、アドレスレジスタ５の上位２
ビット（A3,A4）の出力をデコードして、Y0〜Y2の３通
りのデコード出力を生成し、マイクロプログラムROM1の
列を選択する。また第４図（ｃ）のプリデコード回路
は、アドレス信号A0〜A3を入力としてプリデコード信号
PD0〜PD3を出力するもので、アドレス信号A0〜A3に対応
するプリデコード信号PD0〜PD3出力の真理値表を第２表
に示す。
スレジスタ5,X−デコーダ4,Y−デコーダ３を有するアド
レス制御回路を動作させ、メモリセルを選択するための
Ｘ−デコーダが出力Xn（ｎ＝０〜７）,Y−デコーダ出力
Ym（ｍ＝0,1,2）によって、ROM出力を得ている。この場
合のＸ−デコーダの回路図を第４図（ａ）、Ｙ−デコー
ダの回路図を第４図（ｂ）、プリデコード回路を第４図
（ｃ）に示す。第４図（ａ）のＸ−デコーダは、アドレ
スレジスタ５の下位３ビット（A0,A1,A2）の出力をデコ
ードし、X0〜X7の８通りのデコード出力を生成させ、マ
イクロプログラムROM1の行を選択する。また第４図
（ｂ）のＹ−デコーダは、アドレスレジスタ５の上位２
ビット（A3,A4）の出力をデコードして、Y0〜Y2の３通
りのデコード出力を生成し、マイクロプログラムROM1の
列を選択する。また第４図（ｃ）のプリデコード回路
は、アドレス信号A0〜A3を入力としてプリデコード信号
PD0〜PD3を出力するもので、アドレス信号A0〜A3に対応
するプリデコード信号PD0〜PD3出力の真理値表を第２表
に示す。
プリデコード信号PD0〜PD3は次の論理式で与えられる。
PD3＝０ PD2＝A3 PD1＝▲▼・A2＋A2・A1 PD0＝▲▼・A1＋A3・A2・▲▼ 第１表において、０〜15番地までは、マイクロプログラ
ムROM1の出力値がすべて異なるのでフルデコードする必
要があるが、16〜31番地は、マイクロプログラムROM1の
出力が同じものがあるので圧縮することができる。第３
図において16番地以降では、アドレス信号A4が論理値
“1"となり、アドレス信号A0〜A3に代って、プリデコー
ド回路６を介してプリデコード信号PD0〜PD3がアドレス
レジスタ５に入力されて、第１表に示した、セル選択制
御信号を出力して所望のマイクロプログラムROM出力を
得る。この場合、見かけ上、32番地のマイクロプログラ
ムROM容量を23番地分に圧縮している。
ムROM1の出力値がすべて異なるのでフルデコードする必
要があるが、16〜31番地は、マイクロプログラムROM1の
出力が同じものがあるので圧縮することができる。第３
図において16番地以降では、アドレス信号A4が論理値
“1"となり、アドレス信号A0〜A3に代って、プリデコー
ド回路６を介してプリデコード信号PD0〜PD3がアドレス
レジスタ５に入力されて、第１表に示した、セル選択制
御信号を出力して所望のマイクロプログラムROM出力を
得る。この場合、見かけ上、32番地のマイクロプログラ
ムROM容量を23番地分に圧縮している。
上述した従来のマイクロプログラムROMのような半導体
メモリのアドレス制御回路では、複数の番地が同一内容
のデータを持つ場合、番地を圧縮する手段として、プリ
デコード回路を用いているため、半導体メモリのアクセ
ス時間の中でプリデコード回路の遅延時間が加算される
ので高速アクセスの障害となるという欠点がある。
メモリのアドレス制御回路では、複数の番地が同一内容
のデータを持つ場合、番地を圧縮する手段として、プリ
デコード回路を用いているため、半導体メモリのアクセ
ス時間の中でプリデコード回路の遅延時間が加算される
ので高速アクセスの障害となるという欠点がある。
本発明の目的は、高速アクセスが可能な半導体メモリの
アドレス制御回路を提供することにある。
アドレス制御回路を提供することにある。
本発明の半導体メモリのアドレス制御回路は、ｎビット
のアドレス信号のうちの１≦ｉ＜ｎなるｉビットの単一
のアドレス信号に対して択一的にメモリセルアレーの行
選択信号を発生する第１の行選択デコード回路と、前記
ｎビットのアドレス信号のうち、前記ｉビットのアドレ
ス信号と異なり、１≦ｊ＜ｎなるｊビットの複数のアド
レス信号に対して択一的に前記メモリセルアレーの行選
択信号を発生する第２の行選択デコード回路と、前記ｎ
ビットのアドレス信号のうち前記ｉビットを除く上位ビ
ットのアドレス信号に対して択一的に前記メモリセルア
レーの列選択信号を発生する列選択デコード回路と、前
記第１および第２の行選択信号の出力を受けるとともに
前記ｎビットのアドレス信号のうち前記上位ビットのア
ドレス信号の少なくとも一部によって選択的に駆動され
てそれぞれ前記メモリセルアレーに出力を供給する第１
および第２のバッファ回路とを有し、それによって前記
ｎビットのアドレス信号で指定可能な番地数より小さな
番地数の前記メモリセルアレーのアドレス制御を可能と
したというものである。
のアドレス信号のうちの１≦ｉ＜ｎなるｉビットの単一
のアドレス信号に対して択一的にメモリセルアレーの行
選択信号を発生する第１の行選択デコード回路と、前記
ｎビットのアドレス信号のうち、前記ｉビットのアドレ
ス信号と異なり、１≦ｊ＜ｎなるｊビットの複数のアド
レス信号に対して択一的に前記メモリセルアレーの行選
択信号を発生する第２の行選択デコード回路と、前記ｎ
ビットのアドレス信号のうち前記ｉビットを除く上位ビ
ットのアドレス信号に対して択一的に前記メモリセルア
レーの列選択信号を発生する列選択デコード回路と、前
記第１および第２の行選択信号の出力を受けるとともに
前記ｎビットのアドレス信号のうち前記上位ビットのア
ドレス信号の少なくとも一部によって選択的に駆動され
てそれぞれ前記メモリセルアレーに出力を供給する第１
および第２のバッファ回路とを有し、それによって前記
ｎビットのアドレス信号で指定可能な番地数より小さな
番地数の前記メモリセルアレーのアドレス制御を可能と
したというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、５ビット（A0〜A4）のアドレス信号のう
ちの３ビット（A0〜A2）の単一のアドレス信号に対して
択一的にメモリセルアレー（マイクロプログラムROM1）
の行選択信号を発生する第１の行選択デコード回路（第
１のＸ−デコーダ７）と、前述の５ビットのアドレス信
号のうち、前述の３ビット（A0〜A2）のアドレス信号と
異なり、３ビット（A1〜A3）の複数のアドレス信号に対
して択一的にマイクロプログラムROM1の行選択信号を発
生する第２の行選択デコード回路（第２のＸ−デコーダ
９）と、前述の５ビットのアドレス信号のうち前述の３
ビット（A0〜A2）を除く上位ビット（A3〜A4）のアドレ
ス信号に対して択一的にマイクロプログラムROM1の列選
択信号Y0〜Y1を発生する列選択デコード回路（Ｙ−デコ
ーダ３）と、前述の第１および第２の行選択信号の出力
を受けるとともに５ビット（A0〜A4）のアドレス信号の
うち上位ビット（A3〜A4）のアドレス信号の一部A4によ
って選択的に駆動されてそれぞれマイクロプログラムRO
M1に出力（X0〜X7,X0′〜X7′）を供給する第１および
第２のバッファ回路（8,10）とを有し、それによって５
ビット（A0〜A4）のアドレス信号で指定可能な番地数32
より小さな番地数24のマイクロプログラムROM1のアドレ
ス制御を可能としたというものである。
ちの３ビット（A0〜A2）の単一のアドレス信号に対して
択一的にメモリセルアレー（マイクロプログラムROM1）
の行選択信号を発生する第１の行選択デコード回路（第
１のＸ−デコーダ７）と、前述の５ビットのアドレス信
号のうち、前述の３ビット（A0〜A2）のアドレス信号と
異なり、３ビット（A1〜A3）の複数のアドレス信号に対
して択一的にマイクロプログラムROM1の行選択信号を発
生する第２の行選択デコード回路（第２のＸ−デコーダ
９）と、前述の５ビットのアドレス信号のうち前述の３
ビット（A0〜A2）を除く上位ビット（A3〜A4）のアドレ
ス信号に対して択一的にマイクロプログラムROM1の列選
択信号Y0〜Y1を発生する列選択デコード回路（Ｙ−デコ
ーダ３）と、前述の第１および第２の行選択信号の出力
を受けるとともに５ビット（A0〜A4）のアドレス信号の
うち上位ビット（A3〜A4）のアドレス信号の一部A4によ
って選択的に駆動されてそれぞれマイクロプログラムRO
M1に出力（X0〜X7,X0′〜X7′）を供給する第１および
第２のバッファ回路（8,10）とを有し、それによって５
ビット（A0〜A4）のアドレス信号で指定可能な番地数32
より小さな番地数24のマイクロプログラムROM1のアドレ
ス制御を可能としたというものである。
アドレスレジスタ５は、マイクロプログラムROM1へのア
ドレス信号A0〜A4を格納しており、そのアドレス信号
は、第１のＸ−デコーダ7,Y−デコーダ3,第２のＸ−デ
コーダ９へ入力される。第１のＸ−デコーダ７の出力
は、第１のバッファ８を通して、マイクロプログラムRO
M1の行選択信号X0〜X7となる。第１のバッファ８にはア
ドレス信号A4の逆相信号▲▼が制御信号として入力
され、この制御信号によって行選択信号X0〜X7を出力す
るかどうかが制御される。第２のＸ−デコーダ９の出力
は第２のバッファ10を介して、行選択信号X0′〜X7′と
して与えられるが、上述のX0とX0′，…,X7とX7′とは
同一の行選択信号線に加えられるが、第２のバッファ10
の制御信号はアドレス信号A4であるから同時に加えられ
ることはない。Ｙ−デコーダ３は、アドレス信号A3,A4
を入力として受取り、列選択信号Y0,Y1,Y2を出力する。
ドレス信号A0〜A4を格納しており、そのアドレス信号
は、第１のＸ−デコーダ7,Y−デコーダ3,第２のＸ−デ
コーダ９へ入力される。第１のＸ−デコーダ７の出力
は、第１のバッファ８を通して、マイクロプログラムRO
M1の行選択信号X0〜X7となる。第１のバッファ８にはア
ドレス信号A4の逆相信号▲▼が制御信号として入力
され、この制御信号によって行選択信号X0〜X7を出力す
るかどうかが制御される。第２のＸ−デコーダ９の出力
は第２のバッファ10を介して、行選択信号X0′〜X7′と
して与えられるが、上述のX0とX0′，…,X7とX7′とは
同一の行選択信号線に加えられるが、第２のバッファ10
の制御信号はアドレス信号A4であるから同時に加えられ
ることはない。Ｙ−デコーダ３は、アドレス信号A3,A4
を入力として受取り、列選択信号Y0,Y1,Y2を出力する。
第１のＸ−デコーダ７の回路は第４図（ａ）に示したも
のと同じであり、Ｙ−デコーダ３の回路は第４図（ｂ）
に示したものと同じである。
のと同じであり、Ｙ−デコーダ３の回路は第４図（ｂ）
に示したものと同じである。
第２図は第２のＸ−デコーダ９の一列の回路図である。
この第２のＸ−デコーダのアドレス信号と行選択信号の
対応関係は次の第３表のようになる。（第３表中のアド
レス信号A0,▲▼は、実質的には使用されないので
第２図には示していない。） 次に、０番地から31番地までの、動作について説明す
る。先ず、０〜15番地までは、最上位アドレス信号A4が
論理“0"であり第２のバッファ10は駆動されず、アドレ
ス信号A4の逆相信号▲▼で制御される第１のバッフ
ァ７が駆動されて、第１のＸ−デコーダ７が有効とな
る。したがって行選択信号X0〜X7は、第１表の０〜15番
地までに示したとおりになる。Ｙ−デコーダ３の出力
は、０〜７番地までは列選択信号Y0が、８〜15番地まで
はY1がそれぞれ選択され、これら、行選択信号及び列選
択信号によって、所定番地のマイクロプログラムROM出
力を得る。
この第２のＸ−デコーダのアドレス信号と行選択信号の
対応関係は次の第３表のようになる。（第３表中のアド
レス信号A0,▲▼は、実質的には使用されないので
第２図には示していない。） 次に、０番地から31番地までの、動作について説明す
る。先ず、０〜15番地までは、最上位アドレス信号A4が
論理“0"であり第２のバッファ10は駆動されず、アドレ
ス信号A4の逆相信号▲▼で制御される第１のバッフ
ァ７が駆動されて、第１のＸ−デコーダ７が有効とな
る。したがって行選択信号X0〜X7は、第１表の０〜15番
地までに示したとおりになる。Ｙ−デコーダ３の出力
は、０〜７番地までは列選択信号Y0が、８〜15番地まで
はY1がそれぞれ選択され、これら、行選択信号及び列選
択信号によって、所定番地のマイクロプログラムROM出
力を得る。
16番地以降では、アドレス信号A4,▲▼が前述と逆
となり、第２のバッファ10が動作して、第２のＸ−デコ
ーダ９が有効になる。第２図に示した第２のＸ−デコー
ダ９は、第３表に示すように行選択信号X0′〜X7′を出
力する。Ｙ−デコーダ３は、アドレス信号A4が論理“1"
なので、列選択信号Y2が選択される。このようにして16
〜31番地までも、第１表に示したものと同様に動作す
る。
となり、第２のバッファ10が動作して、第２のＸ−デコ
ーダ９が有効になる。第２図に示した第２のＸ−デコー
ダ９は、第３表に示すように行選択信号X0′〜X7′を出
力する。Ｙ−デコーダ３は、アドレス信号A4が論理“1"
なので、列選択信号Y2が選択される。このようにして16
〜31番地までも、第１表に示したものと同様に動作す
る。
以上、マイクロプログラムROMについて述べたが、メモ
リの種類によらず本発明を適用しうることに改めて説明
するまでもない。
リの種類によらず本発明を適用しうることに改めて説明
するまでもない。
以上説明したように本発明によれば、従来のアドレス制
御回路に含まれたプリデコード回路を必要としないの
で、プリデコード回路に起因する遅延時間を削減し、半
導体メモリの高速アクセスが可能となる効果がある。ま
たプリデコード回路の代りに第２のＸ−デコーダを用い
ているのでメモリセルアレーのピッチに合わせたマスク
設計ができるため、幾何学的に規則正しいレイアウトに
なり、特性の向上や専有面積の縮小が得られるという効
果もある。
御回路に含まれたプリデコード回路を必要としないの
で、プリデコード回路に起因する遅延時間を削減し、半
導体メモリの高速アクセスが可能となる効果がある。ま
たプリデコード回路の代りに第２のＸ−デコーダを用い
ているのでメモリセルアレーのピッチに合わせたマスク
設計ができるため、幾何学的に規則正しいレイアウトに
なり、特性の向上や専有面積の縮小が得られるという効
果もある。
第１図は本発明の一実施例を示すブロック図、第２図は
第２のＸ−デコーダの一例の回路図、第３図は従来の一
例を示すブロック図、第４図（ａ），（ｂ）及び（ｃ）
はそれぞれ第３図におけるＸ−デコーダ、Ｙ−デコーダ
及びプリデコード回路の回路図である。 １……マイクロプログラムROM、２……列選択回路、３
……Ｙ−デコーダ、４……Ｘ−デコーダ、５……アドレ
スレジスタ、６……プリデコード回路、７……第１のＸ
−デコーダ、８……第１のバッファ、９……第２のＸ−
デコーダ、10……第２のバッファ、A0〜A4……アドレス
信号、O1〜O8……出力端子、PD0〜PD3……プリデコード
回路の出力信号、X0〜X7……行選択信号、Y0〜Y2……列
選択信号。
第２のＸ−デコーダの一例の回路図、第３図は従来の一
例を示すブロック図、第４図（ａ），（ｂ）及び（ｃ）
はそれぞれ第３図におけるＸ−デコーダ、Ｙ−デコーダ
及びプリデコード回路の回路図である。 １……マイクロプログラムROM、２……列選択回路、３
……Ｙ−デコーダ、４……Ｘ−デコーダ、５……アドレ
スレジスタ、６……プリデコード回路、７……第１のＸ
−デコーダ、８……第１のバッファ、９……第２のＸ−
デコーダ、10……第２のバッファ、A0〜A4……アドレス
信号、O1〜O8……出力端子、PD0〜PD3……プリデコード
回路の出力信号、X0〜X7……行選択信号、Y0〜Y2……列
選択信号。
Claims (1)
- 【請求項１】ｎビットのアドレス信号のうちの１≦ｉ＜
ｎなるｉビットの単一のアドレス信号に対して択一的に
メモリセルアレーの行選択信号を発生する第１の行選択
デコード回路と、前記ｎビットのアドレス信号のうち、
前記ｉビットのアドレス信号と異なり、１≦ｊ＜ｎなる
ｊビットの複数のアドレス信号に対して択一的に前記メ
モリセルアレーの行選択信号を発生する第２の行選択デ
コード回路と、前記ｎビットのアドレス信号のうち前記
ｉビットを除く上位ビットのアドレス信号に対して択一
的に前記メモリセルアレーの列選択信号を発生する列選
択デコード回路と、前記第１および第２の行選択信号の
出力を受けるとともに前記ｎビットのアドレス信号のう
ち前記上位ビットのアドレス信号の少なくとも一部によ
って選択的に駆動されてそれぞれ前記メモリセルアレー
に出力を供給する第１および第２のバッファ回路とを有
し、それによって前記ｎビットのアドレス信号で指定可
能な番地数より小さな番地数の前記メモリセルアレーの
アドレス制御を可能としたことを特徴とする半導体メモ
リのアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15557186A JPH0752594B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体メモリのアドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15557186A JPH0752594B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体メモリのアドレス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310392A JPS6310392A (ja) | 1988-01-16 |
| JPH0752594B2 true JPH0752594B2 (ja) | 1995-06-05 |
Family
ID=15608952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15557186A Expired - Lifetime JPH0752594B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体メモリのアドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752594B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0140460B1 (ko) * | 1994-04-04 | 1998-07-01 | 김광호 | 냉장고의 냉기공급제어장치 및 그 제어방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138092A (en) * | 1981-02-17 | 1982-08-26 | Sanyo Electric Co Ltd | Semiconductor read-only memory |
-
1986
- 1986-07-01 JP JP15557186A patent/JPH0752594B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310392A (ja) | 1988-01-16 |
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