JPH0734317B2 - 読出し専用メモリのアドレス制御回路 - Google Patents
読出し専用メモリのアドレス制御回路Info
- Publication number
- JPH0734317B2 JPH0734317B2 JP29692685A JP29692685A JPH0734317B2 JP H0734317 B2 JPH0734317 B2 JP H0734317B2 JP 29692685 A JP29692685 A JP 29692685A JP 29692685 A JP29692685 A JP 29692685A JP H0734317 B2 JPH0734317 B2 JP H0734317B2
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- JP
- Japan
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- address
- signal
- decoder
- row selection
- decoder circuit
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- Expired - Lifetime
Links
- 238000013500 data storage Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 4
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 2
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は読出し専用メモリ（Read Only Memory,以後ROM
と略称する）のアドレス制御回路に関し、特に半導体装
置に内蔵する読出し専用メモリアレーの専有面積の縮小
を図ったROMのアドレス制御回路に関する。
と略称する）のアドレス制御回路に関し、特に半導体装
置に内蔵する読出し専用メモリアレーの専有面積の縮小
を図ったROMのアドレス制御回路に関する。
ROMを有する半導体装置において、内蔵されるROMはアド
レス信号をフルデコードしてROMセルを選択するアドレ
ス制御回路を有しているのが通常である。この内蔵され
るROMの中に同一のROM出力となるデータが異なる番地に
わたって存在するものがある場合、従来はこの種のROM
はアドレス制御回路により番地を圧縮してメモリサイズ
を小さくする手法を用いていた。
レス信号をフルデコードしてROMセルを選択するアドレ
ス制御回路を有しているのが通常である。この内蔵され
るROMの中に同一のROM出力となるデータが異なる番地に
わたって存在するものがある場合、従来はこの種のROM
はアドレス制御回路により番地を圧縮してメモリサイズ
を小さくする手法を用いていた。
第２図は従来のROMのアドレス制御回路の一例を示すブ
ロック図である。第３図はプリデコーダ回路を有するア
ドレス制御回路の一例である。前述した複数の番地に対
して同一のROM出力データを有するROMの代表的なものに
マイクロプログラムROMがあるので以降はマイクロプロ
グラムROMのアドレス制御回路に関し説明する。第４図
はマイクロプログラムROMのアドレス入力に対応したセ
ル選択信号および出力値の一例を示すマイクロプログラ
ムROMセル選択信号・出力値一覧表である。
ロック図である。第３図はプリデコーダ回路を有するア
ドレス制御回路の一例である。前述した複数の番地に対
して同一のROM出力データを有するROMの代表的なものに
マイクロプログラムROMがあるので以降はマイクロプロ
グラムROMのアドレス制御回路に関し説明する。第４図
はマイクロプログラムROMのアドレス入力に対応したセ
ル選択信号および出力値の一例を示すマイクロプログラ
ムROMセル選択信号・出力値一覧表である。
第２図においてアドレス信号A0〜A4によりプリデコーダ
回路6,アドレスレジスタ5,行選択デコーダ回路としての
Ｘデコーダ回路4,列選択デコーダ回路としてのＹデコー
ダ回路３により構成されるアドレス制御回路を動作させ
マイクロプログラムROMアレー１のセルを選択するＸデ
コーダ出力Xn,Yデコーダ出力YnをアクティブにしROM出
力を得ている。第３（ａ）,3（ｂ）,3（ｃ）図はそれぞ
れＸデコーダ回路4,Yデコーダ回路3,プリデコーダ回路
６を詳細に示す回路図である。
回路6,アドレスレジスタ5,行選択デコーダ回路としての
Ｘデコーダ回路4,列選択デコーダ回路としてのＹデコー
ダ回路３により構成されるアドレス制御回路を動作させ
マイクロプログラムROMアレー１のセルを選択するＸデ
コーダ出力Xn,Yデコーダ出力YnをアクティブにしROM出
力を得ている。第３（ａ）,3（ｂ）,3（ｃ）図はそれぞ
れＸデコーダ回路4,Yデコーダ回路3,プリデコーダ回路
６を詳細に示す回路図である。
第３（ａ）図のＸデコーダ回路は、アドレスレジスタ５
の下位３ビットの出力をデコードしてX0〜X7までの８通
りの出力を生成させマイクロプログラムROMアレー１の
行を選択する信号とする。
の下位３ビットの出力をデコードしてX0〜X7までの８通
りの出力を生成させマイクロプログラムROMアレー１の
行を選択する信号とする。
また第３（ｂ）図のＹデコーダ回路はアドレスレジスタ
５の上位２ビットの出力をデコードしてY0〜Y2までの３
通りのデコード出力を生成しマイクロプログラムROMの
アレー１の列を選択する。また第３（ｃ）図のプリデコ
ーダ回路６はアドレス信号A0〜A3を入力としPD0〜PD3を
出力するものである。第５図は第３（ｃ）図に示すプリ
デコーダ回路の動作を示す真理値表である。
５の上位２ビットの出力をデコードしてY0〜Y2までの３
通りのデコード出力を生成しマイクロプログラムROMの
アレー１の列を選択する。また第３（ｃ）図のプリデコ
ーダ回路６はアドレス信号A0〜A3を入力としPD0〜PD3を
出力するものである。第５図は第３（ｃ）図に示すプリ
デコーダ回路の動作を示す真理値表である。
上述した従来のマイクロプログラムROMのアドレス制御
回路は、複数の番地が同一ROM出力データを有する場
合、メモリアドレスを圧縮する手段としてプリデコーダ
回路を有しており、従ってマイクロプログラムROMの読
出し速度の中にプリデコーダ回路の遅延時間が加わると
いう欠点がある。本発明の目的は、上述した欠点に鑑み
なされたものであり、従来必要とされていたプリデコー
ド回路を用いることなくＸデコーダ回路およびＹデコー
ダ回路を構成することによりプリデコード回路に起因す
る遅延時間の削減を図るとともに、このＸデコーダ回路
をROMのアレーのピッチに合せた幾何学的に規則正しい
マスク設計が可能となるように構成することにより半導
体装置上の占用面積の縮小化に寄与することにある。
回路は、複数の番地が同一ROM出力データを有する場
合、メモリアドレスを圧縮する手段としてプリデコーダ
回路を有しており、従ってマイクロプログラムROMの読
出し速度の中にプリデコーダ回路の遅延時間が加わると
いう欠点がある。本発明の目的は、上述した欠点に鑑み
なされたものであり、従来必要とされていたプリデコー
ド回路を用いることなくＸデコーダ回路およびＹデコー
ダ回路を構成することによりプリデコード回路に起因す
る遅延時間の削減を図るとともに、このＸデコーダ回路
をROMのアレーのピッチに合せた幾何学的に規則正しい
マスク設計が可能となるように構成することにより半導
体装置上の占用面積の縮小化に寄与することにある。
本発明によるROMのアドレス制御回路は、所定アドレス
信号の最上位ビット以外の複数ビットで指定する第１の
特定アドレス空間にマッピングされこのアドレス空間で
指定される複数番地に同一の出力データが存在する冗長
データ記憶領域と、前記第１の特定アドレス空間以外の
第２の特定アドレス空間にマッピングされこのアドレス
空間で指定される複数番地にそれぞれ異なる出力データ
が存在する非冗長データ記憶領域とからなるマイクロプ
ログラム読出し専用メモリであって、前記所定アドレス
信号をそれぞれ一時記憶するアドレスレジスタと、この
アドレスレジスタ出力をデコードして前記マイクロプロ
グラム読出し専用メモリの行選択信号および列選択信号
をそれぞれ出力するＸデコーダおよびＹデコーダとを備
えた読出し専用メモリのアドレス制御回路において； 前記Ｘデコーダは前記所定アドレス信号の下位の連続し
た複数ビットを用いて第１の特定アドレス空間を指定す
る行選択信号出力用の第１の行選択デコーダ回路と前記
下位の連続した複数ビットにその次の上位ビットを併せ
た複数ビットを用いて前記第１の特定アドレス空間以外
の第２の特定アドレス空間を指定する行選択信号出力用
の第２の行選択デコーダ回路とからなり、前記Ｙデコー
ダは前記下位の連続した複数ビットのうちの最上位ビッ
トおよび前記所定アドレス信号の最上位ビットを用いて
前記第１の行選択デコーダ回路に対応した列選択信号を
出力する第１の列選択デコーダ回路と前記所定アドレス
信号の最上位ビットを用いて前記第２の行選択デコーダ
回路に対応した列選択信号とする第２の列選択デコーダ
回路とからなり、前記所定アドレス信号の最上位ビット
を用いて前記第１および前記第２の行選択デコーダ回路
の少なくとも一方を有効にして行選択をするとともに、
この行選択に対応して前記第１および前記第２の列選択
デコーダ回路の少なくとも一方を有効にして列選択をす
ることを特徴とする。
信号の最上位ビット以外の複数ビットで指定する第１の
特定アドレス空間にマッピングされこのアドレス空間で
指定される複数番地に同一の出力データが存在する冗長
データ記憶領域と、前記第１の特定アドレス空間以外の
第２の特定アドレス空間にマッピングされこのアドレス
空間で指定される複数番地にそれぞれ異なる出力データ
が存在する非冗長データ記憶領域とからなるマイクロプ
ログラム読出し専用メモリであって、前記所定アドレス
信号をそれぞれ一時記憶するアドレスレジスタと、この
アドレスレジスタ出力をデコードして前記マイクロプロ
グラム読出し専用メモリの行選択信号および列選択信号
をそれぞれ出力するＸデコーダおよびＹデコーダとを備
えた読出し専用メモリのアドレス制御回路において； 前記Ｘデコーダは前記所定アドレス信号の下位の連続し
た複数ビットを用いて第１の特定アドレス空間を指定す
る行選択信号出力用の第１の行選択デコーダ回路と前記
下位の連続した複数ビットにその次の上位ビットを併せ
た複数ビットを用いて前記第１の特定アドレス空間以外
の第２の特定アドレス空間を指定する行選択信号出力用
の第２の行選択デコーダ回路とからなり、前記Ｙデコー
ダは前記下位の連続した複数ビットのうちの最上位ビッ
トおよび前記所定アドレス信号の最上位ビットを用いて
前記第１の行選択デコーダ回路に対応した列選択信号を
出力する第１の列選択デコーダ回路と前記所定アドレス
信号の最上位ビットを用いて前記第２の行選択デコーダ
回路に対応した列選択信号とする第２の列選択デコーダ
回路とからなり、前記所定アドレス信号の最上位ビット
を用いて前記第１および前記第２の行選択デコーダ回路
の少なくとも一方を有効にして行選択をするとともに、
この行選択に対応して前記第１および前記第２の列選択
デコーダ回路の少なくとも一方を有効にして列選択をす
ることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。ア
ドレス・レジスタ５′にはマイクロプログラムROMアレ
ー１のアドレス信号A0〜A4が格納されており、最上位の
アドレス信号A4およびA4を除くアドレス信号A0〜A3のう
ちA0〜A2はＸデコーダ回路３′に供給されてフルデコー
ドされ０〜15番地を指定する。さらにA0〜A3はＸデコー
ダ回路４′に供給されてA0〜A2で指定されるアドレス空
間以外のアドレス空間、すなわち16〜31番地を指定す
る。アドレスA3はAND回路101および102にも供給されて
いる。また最上位のアドレス信号によりＸデコーダ回路
３′および４′の一方の出力を選択し、かつそれぞれ対
応するＹデコーダ回路の出力Y0およびY1並にY2の一方の
出力を選択する手段としてアドレスレジスタ５℃′の最
上位のアドレス信号A4の同相信号をＸデコーダ回路４′
に供給する。このデコーダ回路４′はAND論理を構成す
る縦積トランジスタを有し、これらのトランジスタに対
し、論理積の関係にあるトランジスタQXn（ｎ＝０〜
６）、つまり前記縦積トランジスタに対し、接地電位側
にもう一段縦積を追加して構成したトランジスタQXnの
ゲート電極へ入力し、かつＹセレクト・トランジスタQA
のゲート電極へ入力する。また最上位のアドレス信号A4
の逆相信号は第１のＸデコーダ回路３′のAND論理を構
成する縦積トランジスタに対し論理積の関係にあるトラ
ンジスタQZn（ｎ＝０〜７）のゲート電極へ入力されて
いる。さらにＸデコーダ回路３′の出力と第２のＸデコ
ーダ回路４′の出力の論理和をとることにより、すなわ
ち出力どうしを短絡させることによりマイクロプログラ
ムROMアレー１の行を選択する制御信号X0〜X7を得てい
る。
ドレス・レジスタ５′にはマイクロプログラムROMアレ
ー１のアドレス信号A0〜A4が格納されており、最上位の
アドレス信号A4およびA4を除くアドレス信号A0〜A3のう
ちA0〜A2はＸデコーダ回路３′に供給されてフルデコー
ドされ０〜15番地を指定する。さらにA0〜A3はＸデコー
ダ回路４′に供給されてA0〜A2で指定されるアドレス空
間以外のアドレス空間、すなわち16〜31番地を指定す
る。アドレスA3はAND回路101および102にも供給されて
いる。また最上位のアドレス信号によりＸデコーダ回路
３′および４′の一方の出力を選択し、かつそれぞれ対
応するＹデコーダ回路の出力Y0およびY1並にY2の一方の
出力を選択する手段としてアドレスレジスタ５℃′の最
上位のアドレス信号A4の同相信号をＸデコーダ回路４′
に供給する。このデコーダ回路４′はAND論理を構成す
る縦積トランジスタを有し、これらのトランジスタに対
し、論理積の関係にあるトランジスタQXn（ｎ＝０〜
６）、つまり前記縦積トランジスタに対し、接地電位側
にもう一段縦積を追加して構成したトランジスタQXnの
ゲート電極へ入力し、かつＹセレクト・トランジスタQA
のゲート電極へ入力する。また最上位のアドレス信号A4
の逆相信号は第１のＸデコーダ回路３′のAND論理を構
成する縦積トランジスタに対し論理積の関係にあるトラ
ンジスタQZn（ｎ＝０〜７）のゲート電極へ入力されて
いる。さらにＸデコーダ回路３′の出力と第２のＸデコ
ーダ回路４′の出力の論理和をとることにより、すなわ
ち出力どうしを短絡させることによりマイクロプログラ
ムROMアレー１の行を選択する制御信号X0〜X7を得てい
る。
次に第１図のアドレス制御回路においてアドレス信号A0
〜A4を０番地から31番地まで入力した場合の動作を述べ
る。
〜A4を０番地から31番地まで入力した場合の動作を述べ
る。
０番地から15番地まではアドレス信号A4が「０」であり
▲▼信号線により第１のＸデコーダ回路３′が選択
される。このＸデコーダ回路３′は入力のアドレス信号
A0〜A2をフルデコードしたフルデコーダ回路であり、ア
ドレス信号A0〜A4を０番地から15番地まで変化させた時
のマイクロプログラムROM1への行選択信号Xn及び列選択
信号Ynは第４図に示す従来のアドレス制御回路によるも
のと同様な動作を行ない、その結果同じメモリ出力を得
ることができる。
▲▼信号線により第１のＸデコーダ回路３′が選択
される。このＸデコーダ回路３′は入力のアドレス信号
A0〜A2をフルデコードしたフルデコーダ回路であり、ア
ドレス信号A0〜A4を０番地から15番地まで変化させた時
のマイクロプログラムROM1への行選択信号Xn及び列選択
信号Ynは第４図に示す従来のアドレス制御回路によるも
のと同様な動作を行ない、その結果同じメモリ出力を得
ることができる。
次に、アドレス信号A0〜A4を16番地から31番地まで変化
させるとアドレス信号A4は「１」となるため、Ｘデコー
ダ回路４′及びＹデコーダ回路101,102の出力とは別の
列選択信号がアクティブとなりＹセレクトトランジスタ
QAが選択される。第６図は第１図の実施例におけるアド
レス信号A0〜A3に対するＸデコーダ路４′の動作を示す
一覧表である。
させるとアドレス信号A4は「１」となるため、Ｘデコー
ダ回路４′及びＹデコーダ回路101,102の出力とは別の
列選択信号がアクティブとなりＹセレクトトランジスタ
QAが選択される。第６図は第１図の実施例におけるアド
レス信号A0〜A3に対するＸデコーダ路４′の動作を示す
一覧表である。
以上説明した様に第１図のアドレス制御回路は０番地か
ら31番地までのアドレス信号を入力することにより第４
図に示す従来のアドレス制御回路によるマイクロプログ
ラムROM1の行選択信号Xn及び列選択信号Ynと同一信号が
アクティブとなり、その結果として同一マイクロプログ
ラムROMのセルが選択され、従って入力された番地に対
して同一出力結果を得ることができる。
ら31番地までのアドレス信号を入力することにより第４
図に示す従来のアドレス制御回路によるマイクロプログ
ラムROM1の行選択信号Xn及び列選択信号Ynと同一信号が
アクティブとなり、その結果として同一マイクロプログ
ラムROMのセルが選択され、従って入力された番地に対
して同一出力結果を得ることができる。
なお、301−１〜301−８および401−１〜401−７に示す
トランジスタはそれぞれ負荷トランジスタとして利用さ
れる。
トランジスタはそれぞれ負荷トランジスタとして利用さ
れる。
以上説明したように本発明は、Ｘデコーダが、所定アド
レス信号の下位の連続した複数ビットを用いて第１の特
定アドレス空間を指定する行選択信号出力用の第１の行
選択デコーダ回路と下位の連続した複数ビットにその次
の上位ビットを併せた複数ビットを用いて第１の特定ア
ドレス空間以外の第２の特定アドレス空間を指定する行
選択信号出力用の第２の行選択デコーダ回路とからな
り、Ｙデコーダが、下位の連続した複数ビットのうちの
最上位ビットおよび所定アドレス信号の最上位ビットを
用いて第１の行選択デコーダ回路に対応した列選択信号
を出力する第１の列選択デコーダ回路と所定アドレス信
号の最上位ビットを用いて第２の行選択デコーダ回路に
対応した列選択信号とする第２の列選択デコーダ回路と
からなるので、従来のアドレスデコード制御回路に有す
るプリデコード回路を必要としない構成を提供できるた
め、プリデコード回路に起因る遅延時間を大幅に削減で
きる。またプリデコード回路に相当する本発明の構成要
件の１つである第２のＸデコーダ回路をマイクロプログ
ラムROMのアレーのピッチに合せたマスク設計ができる
ため、幾何学的に規則正しいマスク設計が可能となり、
半導体装置上の専有面積の大幅な縮小が得られるという
効果がある。
レス信号の下位の連続した複数ビットを用いて第１の特
定アドレス空間を指定する行選択信号出力用の第１の行
選択デコーダ回路と下位の連続した複数ビットにその次
の上位ビットを併せた複数ビットを用いて第１の特定ア
ドレス空間以外の第２の特定アドレス空間を指定する行
選択信号出力用の第２の行選択デコーダ回路とからな
り、Ｙデコーダが、下位の連続した複数ビットのうちの
最上位ビットおよび所定アドレス信号の最上位ビットを
用いて第１の行選択デコーダ回路に対応した列選択信号
を出力する第１の列選択デコーダ回路と所定アドレス信
号の最上位ビットを用いて第２の行選択デコーダ回路に
対応した列選択信号とする第２の列選択デコーダ回路と
からなるので、従来のアドレスデコード制御回路に有す
るプリデコード回路を必要としない構成を提供できるた
め、プリデコード回路に起因る遅延時間を大幅に削減で
きる。またプリデコード回路に相当する本発明の構成要
件の１つである第２のＸデコーダ回路をマイクロプログ
ラムROMのアレーのピッチに合せたマスク設計ができる
ため、幾何学的に規則正しいマスク設計が可能となり、
半導体装置上の専有面積の大幅な縮小が得られるという
効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のROMのアドレス制御回路の一例を示すブロック
図、第３（ａ）,3（ｂ）,3（ｃ）図はそれぞれ第２図に
示すＸデコーダ回路4,Yデコーダ回路3,プリデコーダ回
路６を詳細に示す回路図、第４図は第２図に示すマイク
ロプログラムROMのセル選択信号・出力値一覧表、第５
図は第３（ｃ）図に示すプリデコーダ回路の動作を示す
真理値表、第６図は第１図の実施例におけるアドレス信
号に対する第２のＸデコーダ回路の動作を示す一覧表で
ある。 １……マイクロプログラムROMアレー、２……Ｙセレク
タ回路、３……Ｙデコーダ回路、３′,4,4′……Ｘデコ
ーダ回路、5,5′……アドレスレジスタ、６……プリデ
コーダ回路、101,102……,301−１〜301−8,401−１〜4
01−７……トランジスタ、QA〜QE……トランジスタ、Q1
〜Q20,QX0〜QX6,QZ0〜QZ7……ドライバトランジスタ。
従来のROMのアドレス制御回路の一例を示すブロック
図、第３（ａ）,3（ｂ）,3（ｃ）図はそれぞれ第２図に
示すＸデコーダ回路4,Yデコーダ回路3,プリデコーダ回
路６を詳細に示す回路図、第４図は第２図に示すマイク
ロプログラムROMのセル選択信号・出力値一覧表、第５
図は第３（ｃ）図に示すプリデコーダ回路の動作を示す
真理値表、第６図は第１図の実施例におけるアドレス信
号に対する第２のＸデコーダ回路の動作を示す一覧表で
ある。 １……マイクロプログラムROMアレー、２……Ｙセレク
タ回路、３……Ｙデコーダ回路、３′,4,4′……Ｘデコ
ーダ回路、5,5′……アドレスレジスタ、６……プリデ
コーダ回路、101,102……,301−１〜301−8,401−１〜4
01−７……トランジスタ、QA〜QE……トランジスタ、Q1
〜Q20,QX0〜QX6,QZ0〜QZ7……ドライバトランジスタ。
Claims (1)
- 【請求項１】所定アドレス信号の最上位ビット以外の複
数ビットで指定する第１の特定アドレス空間にマッピン
グされこのアドレス空間で指定される複数番地に同一の
出力データが存在する冗長データ記憶領域と、前記第１
の特定アドレス空間以外の第２の特定アドレス空間にマ
ッピングされこのアドレス空間で指定される複数番地に
それぞれ異なる出力データが存在する非冗長データ記憶
領域とからなるマイクロプログラム読出し専用メモリで
あって、前記所定アドレス信号をそれぞれ一時記憶する
アドレスレジスタと、このアドレスレジスタ出力をデコ
ードして前記マイクロプログラム読出し専用メモリの行
選択信号および列選択信号をそれぞれ出力するＸデコー
ダおよびＹデコーダとを備えた読出し専用メモリのアド
レス制御回路において； 前記Ｘデコーダは所定アドレス信号の下位の連続した複
数ビットを用いて第１の特定アドレス空間を指定する行
選択信号出力用の第１の行選択デコーダ回路と前記下位
の連続した複数ビットにその次の上位ビットを併せた複
数ビットを用いて前記第１の特定アドレス空間以外の第
２の特定アドレス空間を指定する行選択信号出力用の第
２の行選択デコーダ回路とからなり、前記Ｙデコーダは
前記下位の連続した複数ビットのうちの最上位ビットお
よび前記所定アドレス信号の最上位ビットを用いて前記
第１の行選択デコーダ回路に対応した列選択信号を出力
する第１の列選択デコーダ回路と前記所定アドレス信号
の最上位ビットを用いて前記第２の行選択デコーダ回路
に対応した列選択信号とする第２の列選択デコーダ回路
とからなり、前記所定アドレス信号の最上位ビットを用
いて前記第１および前記第２の行選択デコーダ回路の少
なくとも一方を有効にして行選択をするとともに、この
行選択に対応して前記第１および前記第２の列選択デコ
ーダ回路の少なくとも一方を有効にして列選択をするこ
とを特徴とする読出し専用メモリのアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29692685A JPH0734317B2 (ja) | 1985-12-27 | 1985-12-27 | 読出し専用メモリのアドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29692685A JPH0734317B2 (ja) | 1985-12-27 | 1985-12-27 | 読出し専用メモリのアドレス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154398A JPS62154398A (ja) | 1987-07-09 |
| JPH0734317B2 true JPH0734317B2 (ja) | 1995-04-12 |
Family
ID=17839961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29692685A Expired - Lifetime JPH0734317B2 (ja) | 1985-12-27 | 1985-12-27 | 読出し専用メモリのアドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734317B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552593A (en) * | 1978-10-11 | 1980-04-17 | Nec Corp | Memory unit |
| JPS57138092A (en) * | 1981-02-17 | 1982-08-26 | Sanyo Electric Co Ltd | Semiconductor read-only memory |
-
1985
- 1985-12-27 JP JP29692685A patent/JPH0734317B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62154398A (ja) | 1987-07-09 |
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