JPH0752833B2 - 入出力回路 - Google Patents
入出力回路Info
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- JPH0752833B2 JPH0752833B2 JP63238211A JP23821188A JPH0752833B2 JP H0752833 B2 JPH0752833 B2 JP H0752833B2 JP 63238211 A JP63238211 A JP 63238211A JP 23821188 A JP23821188 A JP 23821188A JP H0752833 B2 JPH0752833 B2 JP H0752833B2
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- potential
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はCMOS型半導体集積回路に内蔵される入出力回
路に係り、特に信号の入出力が行われる入出力端子に入
出力回路内部の電源電位よりも高い信号電位もしくは入
力出力回路内部の基準電位よりも低い信号電位が外部か
ら供給される入出力回路に関する。
路に係り、特に信号の入出力が行われる入出力端子に入
出力回路内部の電源電位よりも高い信号電位もしくは入
力出力回路内部の基準電位よりも低い信号電位が外部か
ら供給される入出力回路に関する。
（従来の技術） CMOS型半導体集積回路等の半導体装置では端子の数をで
きるだけ少なくするためめ、一つの端子を信号の入力と
出力とで兼用することがしばしば行われている。
きるだけ少なくするためめ、一つの端子を信号の入力と
出力とで兼用することがしばしば行われている。
第４図は上記のような信号の入出力を行う入出力端子が
設けられた従来の入出力回路の構成を示す回路図であ
る。この入出力回路はCMOS型半導体集積回路の周辺回路
に設けられている。図において、内部信号S1及びS2が共
に“H"レベルに設定されている場合、両信号S1,S2が入
力されるNANDゲート11の出力が“L"レベル、信号S1と信
号S2の反転信号▲▼が入力されるNORゲート12の出
力も“L"レベルとなり、ＰチャネルのMOSトランジスタ1
3がオンし、ＮチャネルのMOSトランジスタ14はオフす
る。従って、このときは入出力端子15から“H"レベルの
信号が外部に出力される。次に内部信号S1が“L"レベ
ル、S2が“H"レベルに設定されている場合、NANDゲート
11の出力が“H"レベル、NORゲート12の出力が“H"レベ
ルとなり、ＰチャネルのMOSトランジスタ13がオフし、
ＮチャネルのMOSトランジスタ14がオンする。このとき
は入力出力端子15から“L"レベルの信号が外部に出力さ
れる。さらに内部信号S2が“L"レベルに設定されている
場合、NANDゲート11の出力は“H"レベル、NORゲート12
の出力は“L"レベルとなり、Ｐチャネル及びＮチャネル
の両トランジスタ13,14は共にオフする。従って、この
とき入出力端子15は高インピーダンス状態になり、外部
から信号を入力することが可能になる。このとき、入出
力端子15を介して入力された外部信号は電位検出回路16
によってその電位レベルが検出され、集積回路の内部に
供給される。この電位検出回路16は電源電圧よりも高い
信号電圧を検出するためにあり、例えばインバータ回路
を用いる。
設けられた従来の入出力回路の構成を示す回路図であ
る。この入出力回路はCMOS型半導体集積回路の周辺回路
に設けられている。図において、内部信号S1及びS2が共
に“H"レベルに設定されている場合、両信号S1,S2が入
力されるNANDゲート11の出力が“L"レベル、信号S1と信
号S2の反転信号▲▼が入力されるNORゲート12の出
力も“L"レベルとなり、ＰチャネルのMOSトランジスタ1
3がオンし、ＮチャネルのMOSトランジスタ14はオフす
る。従って、このときは入出力端子15から“H"レベルの
信号が外部に出力される。次に内部信号S1が“L"レベ
ル、S2が“H"レベルに設定されている場合、NANDゲート
11の出力が“H"レベル、NORゲート12の出力が“H"レベ
ルとなり、ＰチャネルのMOSトランジスタ13がオフし、
ＮチャネルのMOSトランジスタ14がオンする。このとき
は入力出力端子15から“L"レベルの信号が外部に出力さ
れる。さらに内部信号S2が“L"レベルに設定されている
場合、NANDゲート11の出力は“H"レベル、NORゲート12
の出力は“L"レベルとなり、Ｐチャネル及びＮチャネル
の両トランジスタ13,14は共にオフする。従って、この
とき入出力端子15は高インピーダンス状態になり、外部
から信号を入力することが可能になる。このとき、入出
力端子15を介して入力された外部信号は電位検出回路16
によってその電位レベルが検出され、集積回路の内部に
供給される。この電位検出回路16は電源電圧よりも高い
信号電圧を検出するためにあり、例えばインバータ回路
を用いる。
第５図は上記従来回路における出力段のＰチャネル及び
ＮチャネルのMOSトランジスタ13,14の素子構造を示す断
面図である。例えばＰチャネルのMOSトランジスタ13は
Ｎ型基板20内に形成された一対のＰ型のソース・ドレイ
ン拡散領域21,22とその間に設けられたゲート構造23と
から構成されており、他方のＮチャネルのMOSトランジ
スタ14はＮ型基板20に設けられたＰウエル領域24内に形
成された一対のＮ型のソース・ドレイン拡散領域25,26
とその間に設けられたゲート構造27とから構成されてい
る。
ＮチャネルのMOSトランジスタ13,14の素子構造を示す断
面図である。例えばＰチャネルのMOSトランジスタ13は
Ｎ型基板20内に形成された一対のＰ型のソース・ドレイ
ン拡散領域21,22とその間に設けられたゲート構造23と
から構成されており、他方のＮチャネルのMOSトランジ
スタ14はＮ型基板20に設けられたＰウエル領域24内に形
成された一対のＮ型のソース・ドレイン拡散領域25,26
とその間に設けられたゲート構造27とから構成されてい
る。
ところで、上記入出力端子15に外部から信号を印加する
場合、その高電位として内部回路の電源電圧Vccと同じ
値の信号が印加される場合には問題ない。ところが、Vc
cよりも高い電位が印加され、これを電位検出回路16で
検出するような場合、入出力端子15に印加された高電位
により、トランジスタ13のＰ型のドレイン拡散領域22と
Ｎ型基板20との間が順バイアス状態となる。このとき、
ドレイン拡散領域22からＮ型基板20に向かって電流が流
れ、入出力端子15に印加された高電位が低下する。この
結果、電位検出回路16による高電位の検出が不可能にな
るばかりでなく、回路が劣化して破壊に至るという恐れ
があった。また、入出力端子15にVssよりも低い電位、
すなわち負極性の電位が印加され、これを電位検出回路
16で検出するような場合には、Ｐウエル領域24とＮ型の
ドレイン拡散領域26との間に順バイアスによる電流が発
生して入出力端子15に印加された負極性の低電位が上昇
する。
場合、その高電位として内部回路の電源電圧Vccと同じ
値の信号が印加される場合には問題ない。ところが、Vc
cよりも高い電位が印加され、これを電位検出回路16で
検出するような場合、入出力端子15に印加された高電位
により、トランジスタ13のＰ型のドレイン拡散領域22と
Ｎ型基板20との間が順バイアス状態となる。このとき、
ドレイン拡散領域22からＮ型基板20に向かって電流が流
れ、入出力端子15に印加された高電位が低下する。この
結果、電位検出回路16による高電位の検出が不可能にな
るばかりでなく、回路が劣化して破壊に至るという恐れ
があった。また、入出力端子15にVssよりも低い電位、
すなわち負極性の電位が印加され、これを電位検出回路
16で検出するような場合には、Ｐウエル領域24とＮ型の
ドレイン拡散領域26との間に順バイアスによる電流が発
生して入出力端子15に印加された負極性の低電位が上昇
する。
（発明が解決しようとする課題） このように従来の入出力回路では入出力端子に電位検出
回路等が接続され、外部からこの回路の電源電圧の範囲
以外の電圧が印加される場合に入力端子に電流が発生
し、最悪の場合には回路破壊に至る、また入出力端子に
おいて電圧が保持できず、電位検出ができないという問
題があった。
回路等が接続され、外部からこの回路の電源電圧の範囲
以外の電圧が印加される場合に入力端子に電流が発生
し、最悪の場合には回路破壊に至る、また入出力端子に
おいて電圧が保持できず、電位検出ができないという問
題があった。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は入出力端子に内部回路の動作電源電圧
の範囲よりも高いもしくは低い電位が外部より印加され
たとき、入出力端子でその電位を保持でき、電位検出回
路によって安定に電位を検出することができる入出力回
路を提供することにある。
あり、その目的は入出力端子に内部回路の動作電源電圧
の範囲よりも高いもしくは低い電位が外部より印加され
たとき、入出力端子でその電位を保持でき、電位検出回
路によって安定に電位を検出することができる入出力回
路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の入出力回路は第１の電位に電流通路の一端が
接続された第１導電型の第１のMOSトランジスタと、第
２の電位に電流通路の一端が接続された第２導電型の第
２のMOSトランジスタと、いずれか導通状態となる前記
第１、第２のMOSトランジスタの電流通路の各他端の電
位関係で出力が得られ、この両MOSトランジスタ非導通
時の高インピーダンス状態において外部信号が入力され
得る信号入出力端子と、前記第１、第２のMOSトランジ
スタの間に直列に接続され、前記第１、第２のMOSトラ
ンジスタのうち前記信号入出力端子を共通接続するいず
れかのMOSトランジスタと同一導電型であり、前記外部
信号の電位レベルに対し逆バイアス状態となるデプレッ
ション負荷としての第３のMOSトランジスタとを具備し
たことを特徴とする。
接続された第１導電型の第１のMOSトランジスタと、第
２の電位に電流通路の一端が接続された第２導電型の第
２のMOSトランジスタと、いずれか導通状態となる前記
第１、第２のMOSトランジスタの電流通路の各他端の電
位関係で出力が得られ、この両MOSトランジスタ非導通
時の高インピーダンス状態において外部信号が入力され
得る信号入出力端子と、前記第１、第２のMOSトランジ
スタの間に直列に接続され、前記第１、第２のMOSトラ
ンジスタのうち前記信号入出力端子を共通接続するいず
れかのMOSトランジスタと同一導電型であり、前記外部
信号の電位レベルに対し逆バイアス状態となるデプレッ
ション負荷としての第３のMOSトランジスタとを具備し
たことを特徴とする。
（作用） 第１及び第２のMOSトランジスタが共にオフし、信号入
力端子が高インピーダンス状態に設定される。このとき
上記端子に通常の電源電圧の範囲よりも高い信号電位も
しくは低い信号電位が印加された場合、第３のMOSトラ
ンジスタの導電型が第１もしくは第２のMOSトランジス
タのそれとは逆の導電型にされているため、第３のMOS
トランジスタのソース・ドレインの一方もしくは他方を
PN接合の一方とするPN接合が逆バイアス状態となり、上
記端子に印加されて信号電位はそのまま保持される。
力端子が高インピーダンス状態に設定される。このとき
上記端子に通常の電源電圧の範囲よりも高い信号電位も
しくは低い信号電位が印加された場合、第３のMOSトラ
ンジスタの導電型が第１もしくは第２のMOSトランジス
タのそれとは逆の導電型にされているため、第３のMOS
トランジスタのソース・ドレインの一方もしくは他方を
PN接合の一方とするPN接合が逆バイアス状態となり、上
記端子に印加されて信号電位はそのまま保持される。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の入出力回路の一実施例の構成を示す
回路図である。なお、従来回路と対応する箇所は同一符
号を付けて説明する。この実施例回路では図示のように
入出力端子15とＰチャネルのMOSトランジスタ13のドレ
インとの間にデプレッション型のＮチャネルのMOSトラ
ンジスタ１のソース・ドレイン間を挿入している。この
トランジスタ１のゲートには内部信号S2が供給されるよ
うになっている。
回路図である。なお、従来回路と対応する箇所は同一符
号を付けて説明する。この実施例回路では図示のように
入出力端子15とＰチャネルのMOSトランジスタ13のドレ
インとの間にデプレッション型のＮチャネルのMOSトラ
ンジスタ１のソース・ドレイン間を挿入している。この
トランジスタ１のゲートには内部信号S2が供給されるよ
うになっている。
図において、内部信号S1及びS2が共に“H"レベルに設定
されている場合、両信号S1,S2が入力されるNANDゲート1
1の出力が“L"レベル、信号S1と信号S2の反転信号▲
▼が入力されるNORゲート12の出力も“L"レベルとな
り、ＰチャネルのMOSトランジスタ13がオンし、Ｎチャ
ネルのMOSトランジスタ14はオフする。このとき、トラ
ンジスタ１はデプレッション型であるため、ゲートに信
号S2の“H"レベルが供給され、オン状態になるとソース
・ドレイン間には電圧降下は発生しない。従って、この
ときは入出力端子15から“H"レベルの信号が外部に出力
される。
されている場合、両信号S1,S2が入力されるNANDゲート1
1の出力が“L"レベル、信号S1と信号S2の反転信号▲
▼が入力されるNORゲート12の出力も“L"レベルとな
り、ＰチャネルのMOSトランジスタ13がオンし、Ｎチャ
ネルのMOSトランジスタ14はオフする。このとき、トラ
ンジスタ１はデプレッション型であるため、ゲートに信
号S2の“H"レベルが供給され、オン状態になるとソース
・ドレイン間には電圧降下は発生しない。従って、この
ときは入出力端子15から“H"レベルの信号が外部に出力
される。
次に内部信号S1が“L"レベル、S2が“H"レベルに設定さ
れている場合、NANDゲート11の出力が“H"レベル、NOR
ゲート12の出力が“H"レベルとなり、ＰチャネルのMOS
トランジスタ13がオフし、ＮチャネルのMOSトランジス
タ14がオンする。一方、ゲートにS2の“H"レベルが供給
されるトランジスタ１もオン状態になっているが、この
ときはトランジスタ13がオフ、トランジスタ14がオンに
より、入力出力端子15から“L"レベルの信号が外部に出
力される。
れている場合、NANDゲート11の出力が“H"レベル、NOR
ゲート12の出力が“H"レベルとなり、ＰチャネルのMOS
トランジスタ13がオフし、ＮチャネルのMOSトランジス
タ14がオンする。一方、ゲートにS2の“H"レベルが供給
されるトランジスタ１もオン状態になっているが、この
ときはトランジスタ13がオフ、トランジスタ14がオンに
より、入力出力端子15から“L"レベルの信号が外部に出
力される。
さらに内部信号S2が“L"レベルに設定されている場合、
NANDゲート11の出力は“H"レベル、NORゲート12の出力
は“L"レベルとなり、Ｐチャネル及びＮチャネルの両ト
ランジスタ13,14は共にオフする。従って、このとき入
出力端子15は高インピーダンス状態になり、外部から信
号を入力することが可能になる。このとき、入出力端子
15を介して入力された外部信号は電位検出回路16によっ
てその電位レベルが検出され、集積回路の内部に供給さ
れる。
NANDゲート11の出力は“H"レベル、NORゲート12の出力
は“L"レベルとなり、Ｐチャネル及びＮチャネルの両ト
ランジスタ13,14は共にオフする。従って、このとき入
出力端子15は高インピーダンス状態になり、外部から信
号を入力することが可能になる。このとき、入出力端子
15を介して入力された外部信号は電位検出回路16によっ
てその電位レベルが検出され、集積回路の内部に供給さ
れる。
第２図は上記第１図回路における出力段のＰチャネル及
びＮチャネルのMOSトランジスタ13,14及びデプレッショ
ン型のＮチャネルのMOSトランジスタ１の素子構造を示
す断面図である。例えばＰチャネルのMOSトランジスタ1
3はＮ型基板20内に形成された一対のＰ型のソース・ド
レイン拡散領域21,22とその間に設けられたゲート構造2
3とから構成されており、他方のＮチャネルのMOSトラン
ジスタ14はＮ型基板20に設けられたＰウエル領域24内に
形成された一対のＮ型のソース・ドレイン拡散領域25,2
6とその間に設けられたゲート構造27とから構成されて
いる。そして、デプレッション型のMOSトランジスタ１
はＮ型基板20に設けられたＰウエル領域２内に形成され
た一対のＮ型のソース・ドレイン拡散領域3,4とその間
に設けられたゲート構造５とから構成されている。
びＮチャネルのMOSトランジスタ13,14及びデプレッショ
ン型のＮチャネルのMOSトランジスタ１の素子構造を示
す断面図である。例えばＰチャネルのMOSトランジスタ1
3はＮ型基板20内に形成された一対のＰ型のソース・ド
レイン拡散領域21,22とその間に設けられたゲート構造2
3とから構成されており、他方のＮチャネルのMOSトラン
ジスタ14はＮ型基板20に設けられたＰウエル領域24内に
形成された一対のＮ型のソース・ドレイン拡散領域25,2
6とその間に設けられたゲート構造27とから構成されて
いる。そして、デプレッション型のMOSトランジスタ１
はＮ型基板20に設けられたＰウエル領域２内に形成され
た一対のＮ型のソース・ドレイン拡散領域3,4とその間
に設けられたゲート構造５とから構成されている。
前記したように、内部信号S2が“L"レベルに設定され、
入出力端子15に外部からの信号を入力する場合の回路の
動作をこの第２図を用いて説明する。ゲートにS2の“L"
レベルが供給されているとき、入出力端子15に高電位と
して内部回路の電源電圧Vccよりも高い電位が印加され
ると、トランジスタ１のゲート・ソース間電位が負の値
になり、トランジスタ１はオフする。しかも、Ｎ型のソ
ース拡散領域３とＰウェル領域２との間のPN接合、Ｎ型
のドレイン拡散領域26とＰウェル領域24との間のPN接合
はそれぞれ逆バイアス状態となるので入出力端子15とVc
cとの間には漏れ電流は発生しない。従って、入出力端
子15で高電位が保持され、第１図中の電位検出回路16で
入出力端子15に印加された高電位が安定に検出される。
入出力端子15に外部からの信号を入力する場合の回路の
動作をこの第２図を用いて説明する。ゲートにS2の“L"
レベルが供給されているとき、入出力端子15に高電位と
して内部回路の電源電圧Vccよりも高い電位が印加され
ると、トランジスタ１のゲート・ソース間電位が負の値
になり、トランジスタ１はオフする。しかも、Ｎ型のソ
ース拡散領域３とＰウェル領域２との間のPN接合、Ｎ型
のドレイン拡散領域26とＰウェル領域24との間のPN接合
はそれぞれ逆バイアス状態となるので入出力端子15とVc
cとの間には漏れ電流は発生しない。従って、入出力端
子15で高電位が保持され、第１図中の電位検出回路16で
入出力端子15に印加された高電位が安定に検出される。
このようにすれば、入出力端子15の高電位の漏れ電流に
よる電位低下を防ぐことができる。また、S2が“H"レベ
ルでトランジスタ13がオン状態になるときは、Vccレベ
ルを入出力端子15に伝達しなければならない。このと
き、デプレッション型のトランジスタ１による電圧降下
は発生しないので、入出力端子15にVccレベルを確実に
伝達することができる。
よる電位低下を防ぐことができる。また、S2が“H"レベ
ルでトランジスタ13がオン状態になるときは、Vccレベ
ルを入出力端子15に伝達しなければならない。このと
き、デプレッション型のトランジスタ１による電圧降下
は発生しないので、入出力端子15にVccレベルを確実に
伝達することができる。
第３図はこの発明の他の実施例による構成を示す回路図
である。上記第１図の実施例回路では、入出力端子15と
トランジスタ13のドレインとの間にデプレッション型の
ＮチャネルMOSトランジスタ１を設けることにより、入
出力端子15に正極性の高電位が印加された際の電位低下
を防止するようにしている。これに対し、この実施例回
路では図示のように入出力端子15とトランジスタ14のド
レインとの間にデプレッション型のＰチャネルMOSトラ
ンジスタ６を設けることにより、入出力端子15に接地電
圧Vssよりも低い負極性の電圧が印加される場合に、そ
の電位の上昇を防止するようにしたものである。この結
果、入出力端子15の低電圧は安定に保持され、電位検出
回路16での検出が可能となる。さらに通常動作において
も前記第１図回路と同様に、トランジスタ14がオンし、
入出力端子15に“L"レベルを出力する時、トランジスタ
６はデプレッション型であるため、そのソース・ドレイ
ン間では電圧降下が発生しないので、入出力端子15の電
位は“L"レベルにすることができる。
である。上記第１図の実施例回路では、入出力端子15と
トランジスタ13のドレインとの間にデプレッション型の
ＮチャネルMOSトランジスタ１を設けることにより、入
出力端子15に正極性の高電位が印加された際の電位低下
を防止するようにしている。これに対し、この実施例回
路では図示のように入出力端子15とトランジスタ14のド
レインとの間にデプレッション型のＰチャネルMOSトラ
ンジスタ６を設けることにより、入出力端子15に接地電
圧Vssよりも低い負極性の電圧が印加される場合に、そ
の電位の上昇を防止するようにしたものである。この結
果、入出力端子15の低電圧は安定に保持され、電位検出
回路16での検出が可能となる。さらに通常動作において
も前記第１図回路と同様に、トランジスタ14がオンし、
入出力端子15に“L"レベルを出力する時、トランジスタ
６はデプレッション型であるため、そのソース・ドレイ
ン間では電圧降下が発生しないので、入出力端子15の電
位は“L"レベルにすることができる。
［発明の効果］ 以上説明したようにこの発明によれば、内部回路の動作
電源電圧の範囲よりも高いもしくは低い電位が外部より
印加されたとき、入出力端子でその電位を保持でき、電
位検出回路によって安定に検出できる入出力回路が提供
できる。
電源電圧の範囲よりも高いもしくは低い電位が外部より
印加されたとき、入出力端子でその電位を保持でき、電
位検出回路によって安定に検出できる入出力回路が提供
できる。
第１図はこの発明の一実施例による構成を示す回路図、
第２図は第１図回路の一部構成を断面図で示した等価回
路図、第３図はこの発明の他の実施例の構成を示す回路
図、第４図は従来の入出力回路の構成を示す回路図、第
５図は第４図回路の一部構成を断面図で示した等価回路
図である。 １…デプレッション型のＮチャネルMOSトランジスタ、1
1…NANDゲート、12…NORゲート、13…ＰチャネルMOSト
ランジスタ、14…ＮチャネルMOSトランジスタ、15…入
出力端子、16…電位検出回路。
第２図は第１図回路の一部構成を断面図で示した等価回
路図、第３図はこの発明の他の実施例の構成を示す回路
図、第４図は従来の入出力回路の構成を示す回路図、第
５図は第４図回路の一部構成を断面図で示した等価回路
図である。 １…デプレッション型のＮチャネルMOSトランジスタ、1
1…NANDゲート、12…NORゲート、13…ＰチャネルMOSト
ランジスタ、14…ＮチャネルMOSトランジスタ、15…入
出力端子、16…電位検出回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安倍 功 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭53−91560（ＪＰ，Ａ) 特開 昭60−87521（ＪＰ，Ａ)
Claims (3)
- 【請求項１】第１の電位に電流通路の一端が接続された
第１導電型の第１のMOSトランジスタと、 第２の電位に電流通路の一端が接続された第２導電型の
第２のMOSトランジスタと、 いずれか導通状態となる前記第１、第２のMOSトランジ
スタの電流通路の各他端の電位関係で出力が得られ、こ
の両MOSトランジスタ非導通時の高インピーダンス状態
において外部信号が入力され得る信号入出力端子と、 前記第１、第２のMOSトランジスタの間に直列に接続さ
れ、前記第１、第２のMOSトランジスタのうち前記信号
入出力端子を共通接続するいずれかのMOSトランジスタ
と同一導電型であり、前記外部信号の電位レベルに対し
逆バイアス状態となるデプレッション負荷としての第３
のMOSトランジスタと を具備したことを特徴とする入出力回路。 - 【請求項２】前記第１、第２のトランジスタがエンハン
スメント型のものであり、前記第３のトランジスタがデ
プレッション型のものである請求項１記載の入出力回
路。 - 【請求項３】前記信号入出力端子に接続されこの信号入
出力端子に供給される信号電位を検出する電位検出回路
を備えた請求項１記載の入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238211A JPH0752833B2 (ja) | 1988-09-22 | 1988-09-22 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238211A JPH0752833B2 (ja) | 1988-09-22 | 1988-09-22 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0286319A JPH0286319A (ja) | 1990-03-27 |
| JPH0752833B2 true JPH0752833B2 (ja) | 1995-06-05 |
Family
ID=17026801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63238211A Expired - Lifetime JPH0752833B2 (ja) | 1988-09-22 | 1988-09-22 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752833B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2643779B2 (ja) * | 1993-07-23 | 1997-08-20 | 日本電気株式会社 | バス接続システム |
-
1988
- 1988-09-22 JP JP63238211A patent/JPH0752833B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0286319A (ja) | 1990-03-27 |
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