JPH0759097B2 - 電子交換機におけるプロセッサ間通信方法 - Google Patents
電子交換機におけるプロセッサ間通信方法Info
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- JPH0759097B2 JPH0759097B2 JP61026921A JP2692186A JPH0759097B2 JP H0759097 B2 JPH0759097 B2 JP H0759097B2 JP 61026921 A JP61026921 A JP 61026921A JP 2692186 A JP2692186 A JP 2692186A JP H0759097 B2 JPH0759097 B2 JP H0759097B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電子交換機内に分散配置されている複数の下
位プロセッサ各々で、その下位プロセッサの配下にある
複数のハードウエア各々で状態変化が生起する度に、そ
の状態変化がハードウエア対応のものとして収集記憶さ
れている状態で、上位プロセッサにより状態変化に係る
ハードウエアとその状態変化が効率的に監視識別される
ための、電子交換機におけるプロセッサ間通信方法に関
するものである。
位プロセッサ各々で、その下位プロセッサの配下にある
複数のハードウエア各々で状態変化が生起する度に、そ
の状態変化がハードウエア対応のものとして収集記憶さ
れている状態で、上位プロセッサにより状態変化に係る
ハードウエアとその状態変化が効率的に監視識別される
ための、電子交換機におけるプロセッサ間通信方法に関
するものである。
これまで、回線規模が比較的大きい電子交換機では、特
定のプロセッサへの処理負荷集中を回避すべく、例えば
加入者端末に対する監視制御を専用プロセッサにより行
うなど、マルチプロセッサによる機能分散化が図られて
いるので実情である。具体的には、下位プロセッサ各々
がその配下にある複数のハードウエア各々を制御するた
めには、下位プロセッサ各々からは、それらハードウエ
ア各々についての状態変化情報が上位プロセッサに対し
て転送される必要があり、上位プロセッサではまた、そ
れら状態変化情報にもとづき、下位プロセッサ各々を介
しハードウエアを所望に制御しているものである。しか
しながら、マルチプロセッサによる機能分散化が行われ
る場合にはまた、その反面、新たな不具合が生じている
のが実情である。上位プロセッサが監視プログラムによ
って、それらハードウエア各々について、個々に状態変
化情報の存否を確認の上、現に存在している状態変化情
報各々が監視識別される場合には、監視プログラムでの
ダイナミックステップが徒に増大化することは否めな
く、これがために、下位プロセッサ、あるいは下位プロ
セッサの配下におかれるハードウエアの数が多くなる程
に、結果的に、上位プロセッサでの処理能力低下は否め
ないものとなっている。なお、特開昭59−214352号公報
に記載の技術では、上記の如く不具合が見受けられるも
のとなっている。
定のプロセッサへの処理負荷集中を回避すべく、例えば
加入者端末に対する監視制御を専用プロセッサにより行
うなど、マルチプロセッサによる機能分散化が図られて
いるので実情である。具体的には、下位プロセッサ各々
がその配下にある複数のハードウエア各々を制御するた
めには、下位プロセッサ各々からは、それらハードウエ
ア各々についての状態変化情報が上位プロセッサに対し
て転送される必要があり、上位プロセッサではまた、そ
れら状態変化情報にもとづき、下位プロセッサ各々を介
しハードウエアを所望に制御しているものである。しか
しながら、マルチプロセッサによる機能分散化が行われ
る場合にはまた、その反面、新たな不具合が生じている
のが実情である。上位プロセッサが監視プログラムによ
って、それらハードウエア各々について、個々に状態変
化情報の存否を確認の上、現に存在している状態変化情
報各々が監視識別される場合には、監視プログラムでの
ダイナミックステップが徒に増大化することは否めな
く、これがために、下位プロセッサ、あるいは下位プロ
セッサの配下におかれるハードウエアの数が多くなる程
に、結果的に、上位プロセッサでの処理能力低下は否め
ないものとなっている。なお、特開昭59−214352号公報
に記載の技術では、上記の如く不具合が見受けられるも
のとなっている。
本発明の目的は、電子交換機内に分散配置されている複
数の下位プロセッサ各々から、その配下にある複数のハ
ードウエア各々で状態変化が生起する度に、その状態変
化がハードウエア対応のものとして収集記憶されている
状態で、上位プロセッサが状態変化に係るハードウエア
とその状態変化が効率的に監視識別し得る、電子交換機
におけるプロセッサ間通信方法を供するにある。
数の下位プロセッサ各々から、その配下にある複数のハ
ードウエア各々で状態変化が生起する度に、その状態変
化がハードウエア対応のものとして収集記憶されている
状態で、上位プロセッサが状態変化に係るハードウエア
とその状態変化が効率的に監視識別し得る、電子交換機
におけるプロセッサ間通信方法を供するにある。
上記目的は、下位プロセッサ各々においては、該下位プ
ロセッサの配下にある複数のハードウエアの何れかに状
態変化がある度に、該状態変化は該ハードウエア対応の
ものとして記憶された上、ステータスレジスタ内におけ
る該ハードウエア対応識別フラグは“1"状態に設定され
るとともに、該下位プロセッサによる制御下に、上位プ
ロセッサの配下にあるマスタステータスレジスタ内にお
ける該下位プロセッサ対応識別フラグは“1"状態に設定
される一方、周期的に上記マスタステータスレジスタ内
における下位プロセッサ対応識別フラグの状態を監視し
ている上位プロセッサでは、識別フラグが“1"状態にあ
る下位プロセッサを識別する度に、該プロセッサからス
テータスレジスタ内容を読み込んだ上、該ステータスレ
ジスタ内容から識別フラグが“1"状態にあるハードウエ
アが識別される度に、該プロセッサからは、該ハードウ
エア対応のものとして記憶されている状態変化が読み込
まれることで達成される。
ロセッサの配下にある複数のハードウエアの何れかに状
態変化がある度に、該状態変化は該ハードウエア対応の
ものとして記憶された上、ステータスレジスタ内におけ
る該ハードウエア対応識別フラグは“1"状態に設定され
るとともに、該下位プロセッサによる制御下に、上位プ
ロセッサの配下にあるマスタステータスレジスタ内にお
ける該下位プロセッサ対応識別フラグは“1"状態に設定
される一方、周期的に上記マスタステータスレジスタ内
における下位プロセッサ対応識別フラグの状態を監視し
ている上位プロセッサでは、識別フラグが“1"状態にあ
る下位プロセッサを識別する度に、該プロセッサからス
テータスレジスタ内容を読み込んだ上、該ステータスレ
ジスタ内容から識別フラグが“1"状態にあるハードウエ
アが識別される度に、該プロセッサからは、該ハードウ
エア対応のものとして記憶されている状態変化が読み込
まれることで達成される。
以下、本発明を第１図から第５図により説明する。
先ず本発明に係る電子交換機について説明すれば、第１
図はその電子交換機の一例での構成を示したものであ
る。図示のように、本例では、電話端末を含む多数の加
入者端末Ｔ各々は対応端末制御プロセッサ（ターミナル
コントローラ）TCに収容された上、端末制御プロセッサ
TC各々で検出された、収容加入者端末Ｔ各々についての
状態変化は監視データとして、簡易的なプロトコルをも
つ通信方式によりインタフェース回路INT、ハイウェイH
W0〜HW7、スイッチSW0〜SWm、通信制御装置（コミュニ
ケーションコントローラであり、下位プロセッサに相
当）CC0〜CCm、システムコントローラSCを介しメインプ
ロセッサ（上位プロセッサに相当）CPに転送された上、
メインプロセッサCPで監視識別されているものである。
さて、本発明は、その際、通信制御装置CC0〜CCm各々に
一旦受信記憶されている、対応端末制御プロセッサTCか
らの状態変化が、その後、如何にしてメインプロセッサ
CPまで転送された上、監視識別されているかに、その特
徴的内容があるものとなっている。
図はその電子交換機の一例での構成を示したものであ
る。図示のように、本例では、電話端末を含む多数の加
入者端末Ｔ各々は対応端末制御プロセッサ（ターミナル
コントローラ）TCに収容された上、端末制御プロセッサ
TC各々で検出された、収容加入者端末Ｔ各々についての
状態変化は監視データとして、簡易的なプロトコルをも
つ通信方式によりインタフェース回路INT、ハイウェイH
W0〜HW7、スイッチSW0〜SWm、通信制御装置（コミュニ
ケーションコントローラであり、下位プロセッサに相
当）CC0〜CCm、システムコントローラSCを介しメインプ
ロセッサ（上位プロセッサに相当）CPに転送された上、
メインプロセッサCPで監視識別されているものである。
さて、本発明は、その際、通信制御装置CC0〜CCm各々に
一旦受信記憶されている、対応端末制御プロセッサTCか
らの状態変化が、その後、如何にしてメインプロセッサ
CPまで転送された上、監視識別されているかに、その特
徴的内容があるものとなっている。
より具体的に説明すれば、ハイウェイHW0〜HW7上では、
端末制御プロセッサTC各々からメインプロセッサCP方向
への監視データは、その上りハイウェイ上の特定チャネ
ル（ｉ番目タイムスロット）CHiを監視チャネルとし
て、監視チャネルCHiを介し転送されている一方では、
メインプロセッサCPから端末制御プロセッサTC各々への
制御データは、その下りハイウェイ上の特定チャネル
（ｉ番目タイムスロット）CHiを制御チャネルとして、
制御チャネルCHiを介し転送されたものとなっている。
即ち、スイッチSW0〜SWm各々では、上りハイウェイ上の
監視チャネルCHiから監視データが抽出された上、通信
制御装置CC0〜CCm各々に転送されている一方では、通信
制御装置CC0〜CCm各々からの制御データはスイッチSW0
〜SWm各々で、下りハイウェイ上の制御チャネルCHiに挿
入されているものである。因みに、監視チャネルCHiの
フォーマットについては、後述の第３図により説明する
ところである。
端末制御プロセッサTC各々からメインプロセッサCP方向
への監視データは、その上りハイウェイ上の特定チャネ
ル（ｉ番目タイムスロット）CHiを監視チャネルとし
て、監視チャネルCHiを介し転送されている一方では、
メインプロセッサCPから端末制御プロセッサTC各々への
制御データは、その下りハイウェイ上の特定チャネル
（ｉ番目タイムスロット）CHiを制御チャネルとして、
制御チャネルCHiを介し転送されたものとなっている。
即ち、スイッチSW0〜SWm各々では、上りハイウェイ上の
監視チャネルCHiから監視データが抽出された上、通信
制御装置CC0〜CCm各々に転送されている一方では、通信
制御装置CC0〜CCm各々からの制御データはスイッチSW0
〜SWm各々で、下りハイウェイ上の制御チャネルCHiに挿
入されているものである。因みに、監視チャネルCHiの
フォーマットについては、後述の第３図により説明する
ところである。
第２図は本発明に係る要部としての通信制御装置CCj，C
Ck（j,k＝０〜ｍの何れか）、システムコントローラSC
各々でのレジスタ構成を示したものである。図示のよう
に、通信制御装置CCj，CCk内には、ハイウェイHW0〜HW7
各々からの監視データが一時記憶される受信バッファHW
RB0〜HWRB7、メインプロセッサCPからの制御データが一
時記憶される制御データレジスタHWREG0〜HWREG7、およ
びハイウェイHW0〜HW7各々に対応して、そのハイウェイ
からの監視データの受信存否を示す（８ビット）ステー
タスレジスタSREGが具備されたものとなっている。ま
た、システムコントローラSC内には、通信制御装置CC0
〜CCm各々に対応して、その通信制御装置での監視デー
タの受信存否を示す（ｍ＋１ビット）マスタステータス
レジスタMSREGが具備されたものとなっている。より具
体的に説明すれば、ステータスレジスタSREG内にはハイ
ウェイHW0〜HW7各々に対応したビットが設けられた上、
ハイウェイHWk（ｋ＝０〜７の何れか）から監視データ
が実際に受信された場合には、そのハイウェイ対応のビ
ットｋのみが“1"状態に設定されることで、ハイウェイ
HW0〜HW7各々からの監視データの受信存否がメインプロ
セッサCPにより参照可とされているものである。また、
マスタステータスレジスタMSREG内には通信制御装置CC0
〜CCm各々に対応したビットが設けられた上、それら通
信制御装置CC0〜CCmの何れかで監視データが受信された
場合には、その通信制御装置によって、その通信制御装
置対応のビットが“1"状態に設定されることで、通信制
御装置CC0〜CCm各々での監視データの受信存否がメイン
プロセッサCPにより参照可とされているものである。結
局、メインプロセッサCPが監視データを周期的に監視識
別するに際しては、先ず通信制御装置CC0〜CCm各々での
監視データの受信存否を確認すべく、マスタステータス
レジスタMSREG内におけるｍ＋１ビットのうち、何れの
ビットが“1"状態にあるかが確認されるものとなってい
る。何れのビットも“0"状態にある場合は、通信制御装
置CC0〜CCmには何等監視データが記憶されていないこと
から、監視識別処理はそのまま終了された上、次周期で
の監視識別に備えるものである。もしも、“1"状態にあ
るビットが１以上存在する場合には、初めてそのビット
対応の通信制御装置におけるステータスレジスタSREG内
ビット状態が参照されることで、１以上存在する“1"状
態にあるビット各々からは、監視データ受信に係るハイ
ウェイが知れた上、該当受信バッファからは監視データ
がメインプロセッサCPに読み込まれることで、初めて監
視データが監視識別されるものである。
Ck（j,k＝０〜ｍの何れか）、システムコントローラSC
各々でのレジスタ構成を示したものである。図示のよう
に、通信制御装置CCj，CCk内には、ハイウェイHW0〜HW7
各々からの監視データが一時記憶される受信バッファHW
RB0〜HWRB7、メインプロセッサCPからの制御データが一
時記憶される制御データレジスタHWREG0〜HWREG7、およ
びハイウェイHW0〜HW7各々に対応して、そのハイウェイ
からの監視データの受信存否を示す（８ビット）ステー
タスレジスタSREGが具備されたものとなっている。ま
た、システムコントローラSC内には、通信制御装置CC0
〜CCm各々に対応して、その通信制御装置での監視デー
タの受信存否を示す（ｍ＋１ビット）マスタステータス
レジスタMSREGが具備されたものとなっている。より具
体的に説明すれば、ステータスレジスタSREG内にはハイ
ウェイHW0〜HW7各々に対応したビットが設けられた上、
ハイウェイHWk（ｋ＝０〜７の何れか）から監視データ
が実際に受信された場合には、そのハイウェイ対応のビ
ットｋのみが“1"状態に設定されることで、ハイウェイ
HW0〜HW7各々からの監視データの受信存否がメインプロ
セッサCPにより参照可とされているものである。また、
マスタステータスレジスタMSREG内には通信制御装置CC0
〜CCm各々に対応したビットが設けられた上、それら通
信制御装置CC0〜CCmの何れかで監視データが受信された
場合には、その通信制御装置によって、その通信制御装
置対応のビットが“1"状態に設定されることで、通信制
御装置CC0〜CCm各々での監視データの受信存否がメイン
プロセッサCPにより参照可とされているものである。結
局、メインプロセッサCPが監視データを周期的に監視識
別するに際しては、先ず通信制御装置CC0〜CCm各々での
監視データの受信存否を確認すべく、マスタステータス
レジスタMSREG内におけるｍ＋１ビットのうち、何れの
ビットが“1"状態にあるかが確認されるものとなってい
る。何れのビットも“0"状態にある場合は、通信制御装
置CC0〜CCmには何等監視データが記憶されていないこと
から、監視識別処理はそのまま終了された上、次周期で
の監視識別に備えるものである。もしも、“1"状態にあ
るビットが１以上存在する場合には、初めてそのビット
対応の通信制御装置におけるステータスレジスタSREG内
ビット状態が参照されることで、１以上存在する“1"状
態にあるビット各々からは、監視データ受信に係るハイ
ウェイが知れた上、該当受信バッファからは監視データ
がメインプロセッサCPに読み込まれることで、初めて監
視データが監視識別されるものである。
ここで、監視チャネルCHiのフォーマットについて説明
すれば、第３図に示す全体としての時分割多重フレーム
フォーマットからも判るように、監視チャネルCHiは上
りハイウェイ上のｉ番目タイムスロットとして位置付け
されており、ｉ番目タイムスロット以外のタイムスロッ
トは音声等の転送用に設定された上、端末制御プロセッ
サTCからの監視データはその監視チャネルCHiを介しス
イッチ方向に転送されるものとなっている。このような
事情は、下りハイウェイ上で制御データがスイッチから
端末制御プロセッサTC方向に転送される場合も同様であ
る。さて、第３図には監視チャネルCHi内フォーマット
が詳細に示されているが、これによる場合、そのフォー
マットは、８ビットヘッダ（フレーム先頭を示す同期ビ
ット）、８ビットデータ長（データサイズ（バイト
数））、８ビット制御コード（フレームの種類／名
称）、８ビットアドレス（通信相手先としてのメインプ
ロセッサCPのデバイスアドレス）、およびデータ（通信
相手先としてのメインプロセッサCPへのデータ（可変
長））から構成されたものとなっている。
すれば、第３図に示す全体としての時分割多重フレーム
フォーマットからも判るように、監視チャネルCHiは上
りハイウェイ上のｉ番目タイムスロットとして位置付け
されており、ｉ番目タイムスロット以外のタイムスロッ
トは音声等の転送用に設定された上、端末制御プロセッ
サTCからの監視データはその監視チャネルCHiを介しス
イッチ方向に転送されるものとなっている。このような
事情は、下りハイウェイ上で制御データがスイッチから
端末制御プロセッサTC方向に転送される場合も同様であ
る。さて、第３図には監視チャネルCHi内フォーマット
が詳細に示されているが、これによる場合、そのフォー
マットは、８ビットヘッダ（フレーム先頭を示す同期ビ
ット）、８ビットデータ長（データサイズ（バイト
数））、８ビット制御コード（フレームの種類／名
称）、８ビットアドレス（通信相手先としてのメインプ
ロセッサCPのデバイスアドレス）、およびデータ（通信
相手先としてのメインプロセッサCPへのデータ（可変
長））から構成されたものとなっている。
第４図はハイウェイHWk（ｋ＝０〜７の何れか）から監
視データが実際に受信された場合に、その監視データの
通信制御装置CCj内での受信記憶方法を示したものであ
る。以上の説明と重複するが、ハイウェイHWkから監視
データが受信された場合には、ステータスレジスタSREG
上では、そのハイウェイHWk対応のビットｋのみが“1"
状態に設定されると同時に、そのハイウェイHWk対応の
受信バッファHWRBkには受信された監視データが一時的
に記憶されるものとなっている。この場合にはまた、通
信制御装置CCjによりマスタステータスレジスタMSREG上
では、その通信制御装置CCj対応のビットが“1"状態に
設定されているものである。
視データが実際に受信された場合に、その監視データの
通信制御装置CCj内での受信記憶方法を示したものであ
る。以上の説明と重複するが、ハイウェイHWkから監視
データが受信された場合には、ステータスレジスタSREG
上では、そのハイウェイHWk対応のビットｋのみが“1"
状態に設定されると同時に、そのハイウェイHWk対応の
受信バッファHWRBkには受信された監視データが一時的
に記憶されるものとなっている。この場合にはまた、通
信制御装置CCjによりマスタステータスレジスタMSREG上
では、その通信制御装置CCj対応のビットが“1"状態に
設定されているものである。
さて、第５図には本発明に直接係る監視対象データ監視
用プログラムのフローが示されているが、これによりそ
のプログラムによる処理を説明すれば以下のようであ
る。
用プログラムのフローが示されているが、これによりそ
のプログラムによる処理を説明すれば以下のようであ
る。
即ち、メインプロセッサCP内では、そのプログラム自体
は一定周期（例えば4ms周期）で起動されるが、起動さ
れた場合には、先ずシステムコントローラSCからはマス
タステータスレジスタMSREG内容が読み出された上、マ
スタステータスレジスタMSREG上の全ビットが“0"状態
にあるか否かが、（例えば排他的論理和ゲートによって
ハードウエア的に検出された上、その検出結果が）判定
されるものとなっている。全ビットが“0"状態にある場
合は、通信制御装置CC0〜CCmの何れにも監視データが受
信記憶されていないことから、監視データの監視識別処
理は直ちに終了されるものである。しかしながら、１以
上のビットが“1"状態にある場合は、これらビット対応
の通信制御装置からは、順次ステータスレジスタMSREG
内容が読み出された上、所定に処理されるものとなって
いる。即ち、ステータスレジスタSREG内容が読み出され
る度に、ステータスレジスタSREG上に１以上存在する
“1"状態にあるビット各々からは、監視データ受信に係
るハイウェイが知れた上、該当受信バッファからは監視
データがメインプロセッサCPに読み込まれることで、初
めて監視データが監視識別されているものである。
は一定周期（例えば4ms周期）で起動されるが、起動さ
れた場合には、先ずシステムコントローラSCからはマス
タステータスレジスタMSREG内容が読み出された上、マ
スタステータスレジスタMSREG上の全ビットが“0"状態
にあるか否かが、（例えば排他的論理和ゲートによって
ハードウエア的に検出された上、その検出結果が）判定
されるものとなっている。全ビットが“0"状態にある場
合は、通信制御装置CC0〜CCmの何れにも監視データが受
信記憶されていないことから、監視データの監視識別処
理は直ちに終了されるものである。しかしながら、１以
上のビットが“1"状態にある場合は、これらビット対応
の通信制御装置からは、順次ステータスレジスタMSREG
内容が読み出された上、所定に処理されるものとなって
いる。即ち、ステータスレジスタSREG内容が読み出され
る度に、ステータスレジスタSREG上に１以上存在する
“1"状態にあるビット各々からは、監視データ受信に係
るハイウェイが知れた上、該当受信バッファからは監視
データがメインプロセッサCPに読み込まれることで、初
めて監視データが監視識別されているものである。
最後に、上記実施例上での本発明による効果の程につい
て考察すれば、これまでにあっては、云うなれば（ｍ＋
１）×８本のハイウェイについて、ハイウェイ対応に監
視データの存否が判定されるべく、通信制御装置CC0〜C
Cm各々からは、メインプロセッサCPによりステータスレ
ジスタSREG内容が直接順次読み出される度に、ステータ
スレジスタSREG上のハイウェイ対応のビット各々の状態
からは監視データの存否が順次判定された上、監視デー
タが存在する場合には、その監視データが初めて該当受
信バッファからメインプロセッサに読み出され監視識別
処理される、といった処理が繰返されていたことから、
漢詩識別処理に多くの処理ステップと時間が要されてい
たものである。しかしながら、本発明による場合には、
例えば4ms周期で監視用プログラムが起動される場合を
想定すれば、時間帯が4msとされた時間スパン各々で
は、監視データが受信される確率はその監視周期が小さ
い程に小さくなっており、したがって、マスタステータ
スレジスタMSREG内容が4ms周期で参照されるに際して
は、マスタステータスレジスタMSREG上の（ｍ＋１）ビ
ットはその全てが“1"状態にあることは極めて稀であ
り、むしろ、それら（ｍ＋１）ビットは全て“0"状態に
あるか、せいぜい、それら（ｍ＋１）ビットのうち、極
く僅かな数のビットのみが散発的に“1"状態におかれる
ものとなっている。よって、先ずマスタステータスレジ
スタMSREG内容を参照した上、“1"状態にある極く僅か
な数のビットについてのみ、そのビット対応の通信制御
装置からステータスレジスタSREG内容が順次読み出され
ていることから、その分、ダイナミックステップの増大
化は抑制されており、状態変化に係る加入者端末Ｔとそ
の状態変化は効率的にメインプロセッサCPで監視識別さ
れ得るものである。
て考察すれば、これまでにあっては、云うなれば（ｍ＋
１）×８本のハイウェイについて、ハイウェイ対応に監
視データの存否が判定されるべく、通信制御装置CC0〜C
Cm各々からは、メインプロセッサCPによりステータスレ
ジスタSREG内容が直接順次読み出される度に、ステータ
スレジスタSREG上のハイウェイ対応のビット各々の状態
からは監視データの存否が順次判定された上、監視デー
タが存在する場合には、その監視データが初めて該当受
信バッファからメインプロセッサに読み出され監視識別
処理される、といった処理が繰返されていたことから、
漢詩識別処理に多くの処理ステップと時間が要されてい
たものである。しかしながら、本発明による場合には、
例えば4ms周期で監視用プログラムが起動される場合を
想定すれば、時間帯が4msとされた時間スパン各々で
は、監視データが受信される確率はその監視周期が小さ
い程に小さくなっており、したがって、マスタステータ
スレジスタMSREG内容が4ms周期で参照されるに際して
は、マスタステータスレジスタMSREG上の（ｍ＋１）ビ
ットはその全てが“1"状態にあることは極めて稀であ
り、むしろ、それら（ｍ＋１）ビットは全て“0"状態に
あるか、せいぜい、それら（ｍ＋１）ビットのうち、極
く僅かな数のビットのみが散発的に“1"状態におかれる
ものとなっている。よって、先ずマスタステータスレジ
スタMSREG内容を参照した上、“1"状態にある極く僅か
な数のビットについてのみ、そのビット対応の通信制御
装置からステータスレジスタSREG内容が順次読み出され
ていることから、その分、ダイナミックステップの増大
化は抑制されており、状態変化に係る加入者端末Ｔとそ
の状態変化は効率的にメインプロセッサCPで監視識別さ
れ得るものである。
以上、説明したように、本発明による場合は、電子交換
機内に分散配置されている複数の下位プロセッサ各々か
ら、その配下にある複数のハードウエア各々で状態変化
が生起する度に、その状態変化がハードウエア対応のも
のとして収集記憶されている状態で、上位プロセッサで
は、状態変化に係るハードウエアとその状態変化が効率
的に監視識別され得るものとなっている。
機内に分散配置されている複数の下位プロセッサ各々か
ら、その配下にある複数のハードウエア各々で状態変化
が生起する度に、その状態変化がハードウエア対応のも
のとして収集記憶されている状態で、上位プロセッサで
は、状態変化に係るハードウエアとその状態変化が効率
的に監視識別され得るものとなっている。
第１図は、本発明に係る電子交換機の一例での構成を示
す図、第２図は、その要部各々でのレジスタ構成を示す
図、第３図は、第１図における、本発明に係る一例での
監視対象データを説明するための図、第４図は、その監
視対象データの要部での受信記憶方法を説明するための
図、第５図は、本発明に係る監視対象データ監視用プロ
グラムのフローを示す図である。 Ｔ……端末、TC……端末監視制御プロセッサ、INT……
インタフェース回路、CHi……監視チャネル、HW0〜HW7
……ハイウェイ、SW0〜SWm……スイッチ、CC0〜CCm……
通信制御装置（下位プロセッサ）、SC……システムコン
トローラ、CP……メインプロセッサ（上位プロセッ
サ）、SREG……ステータスレジスタ、MSREG……マスタ
ステータスレジスタ、HWRB0〜HWRB7……受信バッファ。
す図、第２図は、その要部各々でのレジスタ構成を示す
図、第３図は、第１図における、本発明に係る一例での
監視対象データを説明するための図、第４図は、その監
視対象データの要部での受信記憶方法を説明するための
図、第５図は、本発明に係る監視対象データ監視用プロ
グラムのフローを示す図である。 Ｔ……端末、TC……端末監視制御プロセッサ、INT……
インタフェース回路、CHi……監視チャネル、HW0〜HW7
……ハイウェイ、SW0〜SWm……スイッチ、CC0〜CCm……
通信制御装置（下位プロセッサ）、SC……システムコン
トローラ、CP……メインプロセッサ（上位プロセッ
サ）、SREG……ステータスレジスタ、MSREG……マスタ
ステータスレジスタ、HWRB0〜HWRB7……受信バッファ。
Claims (1)
- 【請求項１】電子交換機内に分散配置されている複数の
下位プロセッサ各々で、該下位プロセッサの配下にある
複数のハードウエア各々で状態変化が生起する度に、該
状態変化がハードウエア対応のものとして収集記憶され
ている状態で、上位プロセッサにより状態変化に係るハ
ードウエアと該状態変化が効率的に監視識別されるため
の、電子交換機におけるプロセッサ間通信方法であっ
て、下位プロセッサ各々においては、該下位プロセッサ
の配下にある複数のハードウエアの何れかに状態変化が
ある度に、該状態変化は該ハードウエア対応のものとし
て記憶された上、ステータスレジスタ内における該ハー
ドウエア対応識別フラグは“1"状態に設定されるととも
に、該下位プロセッサによる制御下に、上位プロセッサ
の配下にあるマスタステータスレジスタ内における該下
位プロセッサ対応識別フラグは“1"状態に設定される一
方、周期的に上記マスタステータスレジスタ内における
下位プロセッサ対応識別フラグの状態を監視している上
位プロセッサでは、識別フラグが“1"状態にある下位プ
ロセッサを識別する度に、該プロセッサからステータス
レジスタ内容を読み込んだ上、該ステータスレジスタ内
容から識別フラグが“1"状態にあるハードウエアが識別
される度に、該プロセッサからは、該ハードウエア対応
のものとして記憶されている状態変化が読み込まれるよ
うにした、電子交換機におけるプロセッサ間通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61026921A JPH0759097B2 (ja) | 1986-02-12 | 1986-02-12 | 電子交換機におけるプロセッサ間通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61026921A JPH0759097B2 (ja) | 1986-02-12 | 1986-02-12 | 電子交換機におけるプロセッサ間通信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62186692A JPS62186692A (ja) | 1987-08-15 |
| JPH0759097B2 true JPH0759097B2 (ja) | 1995-06-21 |
Family
ID=12206649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61026921A Expired - Fee Related JPH0759097B2 (ja) | 1986-02-12 | 1986-02-12 | 電子交換機におけるプロセッサ間通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0759097B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146193A (ja) * | 1982-02-24 | 1983-08-31 | Fujitsu Ltd | プロセツサ間通信方式 |
-
1986
- 1986-02-12 JP JP61026921A patent/JPH0759097B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62186692A (ja) | 1987-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |