JPH0760867B2

JPH0760867B2 - 不揮発性半導体メモリ

Info

Publication number: JPH0760867B2
Application number: JP63286976A
Authority: JP
Inventors: 洋一大島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-11-14
Filing date: 1988-11-14
Publication date: 1995-06-28
Anticipated expiration: 2010-06-28
Also published as: JPH02132862A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、不揮発性半導体メモリおよびその製造方法に
係り、特に紫外線消去型・再書込み可能な読出し専用メ
モリ（以下、EPROMと略記する）のメモリセルトランジ
スタの構造およびその形成方法に関する。

（従来の技術）従来、例えばＰ型シリコン基板を用いたEPROMにおける
メモリセルトランジスタは、第５図に示すような構造を
有する。即ち、半導体基板51の素子領域上にゲート酸化
膜52、浮遊ゲート電極53、第１の絶縁膜54、制御ゲート
電極55、第２の絶縁膜56が順次積層されてなる二層構造
のゲート電極部が形成され、このゲート電極部の下方の
半導体基板のチャネル領域の両側にMOSトランジスタの
ソース領域・ドレイン領域となる不純物拡散層領域57、
58が形成され、第２の絶縁膜56の形成時に同時にゲート
電極部の側面に同じ絶縁膜56が形成され、不純物拡散層
領域上およびゲート電極部上に層間絶縁膜60が形成さ
れ、この層間絶縁膜60に形成されるコンタクトホールを
通して不純物拡散層領域の一方（例えばドレイン領域5
8）にコンタクトするように金属配線（例えばアルミニ
ウム配線61）が形成されている。

しかし、上記コンタクトホールは、マスク合わせの基準
として素子分離用のフィールド酸化膜（図示せず）が使
用されて形成させるので、マスクの合わせずれに対する
余裕を充分考慮しなければならず、この合わせ余裕がな
いと、極端な場合、ゲート電極部の側面の第２の絶縁膜
56がエッチングされ、アルミニウム配線61とメモリセル
トランジスのゲート電極55、53との間の絶縁性が問題と
なる。

従って、上記従来のEPROMは、セルを微細化する際、ゲ
ート電極と金属配線用のコンタクトホールとの合わせの
余裕として露光システム等により定められるある一定量
が必要となることから、メモリセルトランジスタの間隔
を縮めることができないという問題があった。

上記したような事情に鑑みて、本発明者は、金属配線用
のコンタクト開孔に際して、ゲート電極とコンタクトホ
ールとの合わせ余裕を縮小でき、セルを微細化すること
ができる半導体集積回路およびその製造方法を既に提案
している（本願出願人の出願に係る特願昭63−78980
号）。上記出願に係る半導体集積回路の一例を、第６図
（ａ）乃至（ｄ）に示しており、第６図（ａ）はパター
ン平面を示し、第６図（ｂ）、（ｃ）、（ｄ）は、それ
ぞれ対応して第６図（ａ）のＸ−Ｘ線、Ｙ−Ｙ線、Ｙ′
−Ｙ′線に沿う断面構造を示している。

この半導体集積回路は、浮遊ゲート電極74と制御ゲート
電極76との積層構造パターンに対して自己整合的にソー
ス領域78およびドレイン領域79が形成された浮遊ゲート
型MOSトランジスタからなるメモリセルのアレイを有
し、ゲート電極部の上面および側面に絶縁膜77が形成さ
れ、この側面の絶縁膜77をオフセット領域としてドレイ
ン領域79のチャネル側端部が残りの部分よりも低濃度の
不純物領域となっており、このドレイン領域79の表面お
よびこのドレイン領域79の両端部上のゲート電極部の少
なくとも側面の絶縁膜77を覆うように低抵抗材料からな
る導電膜80か形成され、この導電膜80上に金属配線82が
自己整合的に堆積されてコンタクト部が形成されている
ことを特徴とする。なお、71は半導体基板、72は素子分
離用のフィールド酸化膜、73はゲート酸化膜、75は絶縁
膜、81は層間絶縁膜である。

第６図の半導体集積回路によれば、金属配線用のコンタ
クト開孔に際して、ゲート電極とコンタクトホールとの
合わせ余裕を縮小でき、セルを微細化することができ
る。

しかし、導電膜80と金属配線82とのコンタクトをとるた
めに、導電膜80上および基板71上に形成されている層間
絶縁膜81をエッチングしてコンタクト開孔を行う際、コ
ンタクトホールの合わせずれに対する余裕を充分考慮し
なければならず、この合わせ余裕がないと、ゲート電極
部の側面の絶縁膜77がエッチングされ、金属配線82とメ
モリセルトランジスタのゲート電極76、74との間の絶縁
性が問題となるので、セルを一層微細化する際に問題と
なる。

また、EPROMは、紫外線を外部から照射し、浮遊ゲート
電極74中に蓄積されている電荷を引き抜くことによりデ
ータの消去を行う。従って、第６図に示した半導体集積
回路は、導電膜80により覆われる面積（第６図ａ中の斜
線部領域）が増大すると、この導電膜80による紫外線の
遮断量が多くなり、紫外線の侵入が余計に防げられるの
で、EPROMセルのデータの消去が難しくなってしまう。
しかも、EPROMセルの周囲を広く導電膜80により覆った
場合には、特に、浮遊ゲート電極74から半導体基板71へ
電荷が抜ける効率が著しく低下し、EPROMセルのデータ
の消去効率が著しく低下してしまう。

（発明が解決しようとする課題）本発明は、上記した第６図の半導体集積回路は、EPROM
セルの金属配線用のコンタクト開孔に際して、低抵抗材
料の導電膜とコンタクトホールとのマスク合わせの余裕
が必要となることから、セルを一層微細化する上で問題
があり、しかも、低抵抗材料の導電膜により覆われる面
積が増大すると、紫外線照射によるEPROMセルのデータ
の消去効率が著しく低下してしまうしまうという問題が
あることに鑑みてなされたもので、EPROMセルの金属配
線用のコンタクト開孔に際して、ゲート電極とコンタク
トホールとの合わせ余裕を縮小することができ、低抵抗
材料の導電膜と金属配線用のコンタクトホールとの合わ
せの余裕をとる箇所が少なくて済み、セルを一層微細化
することができ、しかも、紫外線照射によるセルデータ
の消去効率が向上する不揮発性半導体メモリを提供する
ことを目的とする。

［発明の構成］（課題を解決するための手段）本発明の不揮発性半導体メモリは、半導体基板上にゲー
ト絶縁膜を介して形成された浮遊ゲート電極と、この浮
遊ゲート電極上に第１の絶縁膜を介して形成された制御
ゲート電極と、この制御ゲート電極上に形成された第２
の絶縁膜と、前記浮遊ゲート電極と前記制御ゲート電極
とが積層されたゲート部に対して自己整合的に前記半導
体基板に形成されたソース領域およびドレイン領域とを
有する不揮発性メモリセルのアレイを有する不揮発性半
導体メモリにおいて、前記ゲート部の側面に形成された
第３の絶縁膜と、前記ゲート部の上面の一部および前記
第３の絶縁膜を含む所定の領域を覆うように形成された
第４の絶縁膜と、この第４の絶縁膜上の一部を覆うと共
に前記ソース領域上あるいはドレイン領域上の一部にコ
ンタクトするように複数個のメモリセルに対して連続的
に形成された低抵抗材料の導電膜と、この導電膜上を含
む半導体基板上に形成された層間絶縁膜と、この層間絶
縁膜上に形成されると共に、この層間絶縁膜に複数個の
メモリセルに対して１箇所の割合で形成されたコンタク
トホールを通して前記導電膜にコンタクトするように形
成された金属配線とを具備することを特徴とする。

（作用）上記不揮発性半導体メモリによれば、EPROMセルのドレ
イン領域上の一部にコンタクトするように低抵抗材料の
導電膜が形成されているので、金属配線用のコンタクト
開孔に際して、ゲート電極とコンタクトホールとの合わ
せ余裕を縮小することができる。また、複数個のメモリ
セルに対して１個所の割合で形成されたコンタクトホー
ルを通して低抵抗材料の導電膜にコンタクトするように
金属配線が形成されているので、低抵抗材料の導電膜と
金属配線用のコンタクトホールとのマスク合わせの余裕
をとる箇所が少なくて済む。従って、メモリセルを一層
微細化することができる。また、通常のメモリセル部で
は、低抵抗材料の導電膜と金属配線とのコンタクトがと
られていないので、低抵抗材料の導電膜と金属配線用の
コンタクトホールとのマスク合わせの余裕を見込む必要
がなく、この低抵抗材料の導電膜の幅を細くすることが
でき、紫外線照射量が増大し、EPROMセルのデータの消
去特性が向上する。

（実施例）以下、図面を参照して本発明の不揮発性半導体メモリお
よびその製造方法の一実施例を詳細に説明する。

第１図（ａ）乃至（ｅ）は、EPROMの製造工程における
平面パターンを示しており、第１図（ｅ）のＸ−Ｘ線、
Ｙ−Ｙ線、Ｙ′−Ｙ′線に沿う各工程での断面構造を、
それぞれ対応して第２図（ａ）乃至（ｊ）、第３図
（ａ）乃至（ｈ）、第３図（ａ）乃至（ｇ）に示してい
る。

先ず、第２図（ａ）、第３図（ａ）、第４図（ａ）に示
すように、半導体基板（例えばＰ型シリコン基板）１の
表面に、周知の技術によりフィールド酸化膜２を形成し
て素子分離を行う。次に、基板１の表面に、厚さ200Å
程度のゲート酸化膜３を熱酸化法により形成する。続い
て、基板１上の全面に、例えば気相成長法により厚さ40
00Å程度の第１の多結晶シリコン４を形成した後、この
多結晶シリコン膜４にリン等の不純物をイオン注入す
る、あるいは、POCl₃を拡散源とした熱拡散法等により
ドープする。次に、レジストマスクを用いて多結晶シリ
コン膜４のスリット部を除去した後、多結晶シリコン膜
４上に第１の絶縁膜として、例えば900℃〜1000℃の希
釈酸化法により厚さ350Å程度のシリコン酸化膜５を形
成する。次に、基板１上の全面に、例えば気相成長法に
より第２の多結晶シリコン膜６を堆積した後、この多結
晶シリコン膜６にリン等の不純物をイオン注入する。さ
らに、基板１上の全面に、第２の絶縁膜として例えばリ
ンを含んだシリケートガラス、例えばリン・シリケート
ガラス（PSG膜）７を堆積し、この上にレジストパター
ン８を形成する。

次に、第２図（ｂ）、第３図（ｂ）、第４図（ｂ）に示
すように、レジストパターン８をマスクとして、PSG膜
７、第２の多結晶シリコン膜６、シリコン酸化膜５、第
１の多結晶シリコン膜４およびゲート酸化膜３を、異方
性のエッチングにより順次に選択的にエッチングし、メ
モリセルトランジスタのゲート電極部を形成する。次
に、レジストパターン８を除去した後、ドレイン領域に
低濃度のn^-拡散領域を形成するために、基板１に例えば
ひ素イオンを加速電圧120KeVで１×10¹³cm^-2程度注入
し、次いで、基板１の表面部にひ素イオンを加速電圧40
KeVで１〜７×10¹⁴cm^-2程度注入する。続けて、ドレイ
ン領域をレジスト９により覆い、ソース領域に例えばひ
素イオンを加速電圧40KeVで２×10¹⁵cm^-2程度注入す
る。

次に、レジスト９を除去した後、第２図（ｃ）に示すよ
うに、前記ゲート電極部の側面に第３の絶縁膜として、
例えば熱酸化法法により厚さ350Å程度の熱酸化膜10を
形成する。この時、同時に、基板１の表面にも厚さ200
Å程度の熱酸化膜10が形成される。また、この工程で、
前記したようにイオン注入されたひ素が拡散し、ソース
側では高濃度のn⁺拡散領域11が形成され、ドレイン側で
は２種類の低濃度のn^-拡散領域12が形成される。

次いで、基板１上の全面に例えばリンイオンを加速電圧
20KeVで５×10¹⁴cm^-2程度注入し、熱酸化膜10をPSG化
し、続けて、第２図（ｄ）、第３図（ｃ）、第４図
（ｃ）に示すように、基板１上の全面に例えばPSG膜13
を堆積する。

続いて、第２図（ｅ）に示すように、PSG膜13上に、前
記ゲート電極部上にかかる大きさのコンタクトホールパ
ターンを有するレジスト14を形成する。

続いて、第２図（ｆ）、第３図（ｄ）に示すように、レ
ジスト14をマスクとして、反応性イオンエッチング（RI
E）法によりPSG膜13および基板１上の熱酸化膜10をエッ
チングし、前記ゲート電極部のドレイン側の側面に第４
の絶縁膜としてPSG側壁部13を形成すると共にドレイン
領域上のコンタクトホール底部を露出させる。

次に、基板１上の全面に例えば気相成長法により第３の
多結晶シリコン膜を堆積する。この後、ドレイン領域に
高濃度のn⁺拡散領域を形成するために、基板１上の全面
に例えばひ素イオンを加速電圧150KeVで５×10¹⁵cm^-2程
度注入する。さらに、基板１上の全面にスパッタ法によ
り例えばチタンTi膜を堆積し、シンターを行って上記第
３の多結晶シリコン膜との間でシリサイド化させ、第２
図（ｇ）に示すように、チタンシリサイドTiSi₂膜16を
形成する。この時、同時に、ドレイン側に高濃度のn⁺拡
散領域17が形成され、LDD（Lightly Doped Drain）構造
が得られる。

次に、フィールド酸化膜２を基準にして、第１図（ｃ）
に示すように、レジスト18のパターニングを行い、TiSi
₂膜16をエッチングし、第３図（ｅ）、第４図（ｄ）の
所定方向における複数個のメモリセルトランジスタに対
して連続的にTiSi₂膜配線16を形成する。

次に、第２図（ｈ）、第３図（ｆ）、第４図（ｅ）に示
すように、基板１上の全面に層間絶縁膜（パッシベーシ
ョン膜）として、例えば減圧気相成長（LPCVD）法によ
りCVD酸化膜19を形成する。

続いて、第２図（ｉ）、第３図（ｇ）、第４図（ｆ）に
示すように、TiSi₂膜配線16と金属配線（例えばアルミ
ニウム配線21）とのコンタクトをとるためのコンタクト
ホールを開孔するために、TiSi₂膜配線16をストッパと
してCVD酸化膜19をエッチングする。この場合、複数個
のメモリセルトランジスタに対して１箇所のコンタクト
ホールをソース領域の上方部に開孔するように、コンタ
クトホール開孔のレジストパターン20は、第１図（ｄ）
に示すように形成する。

次に、第２図（ｊ）に示すように、基板１上の全面（コ
ンタクトホール内を含む）にスパッタ法により例えばア
ルミニウム膜21を堆積した後、このアルミニウム膜21上
に第１図（ｅ）に示すようにレジスト22を塗布し、コン
タクトホール開孔のレジストパターン20を基準にしてレ
ジスト22のパターニングを行う。そして、第３図
（ｈ）、第４図（ｇ）に示すように、レジスト22をマス
クとしてアルミニウム膜21のパターンニングを行ってア
ルミニウム配線21を形成する。

この後は、図示しないが、通常のMOS半導体集積回路の
製造プロセスにしたがって、アルミニウム配線21上の保
護絶縁膜およびパッドを形成して所望のEPROM集積回路
を実現する。

なお、上記実施例では、ドレイン領域に対するコンタク
ト部分の形成について説明したが、ソース領域に対する
コンタクト部分も上記と同様な自己整合コンタクト形成
方法により形成される。

上記したように製造されたEPROMでは、EPROMセルのソー
ス領域上あるいはドレイン領域上の一部にコンタクトす
るように、TiSi₂膜16のような低抵抗材料からなる導電
膜（以下、低抵抗材料の導電膜という）が形成されてい
るので、アルミニウム配線21用のコンタクト開孔に際し
て、ゲート電極６、４とコンタクトホールとの合わせ余
裕を縮小することができる。また、複数個のメモリセル
に対して１箇所形成されたコンタクトホールを通して低
抵抗材料の導電膜16にコンタクトするようにアルミニウ
ム配線21が形成されているので、低抵抗材料の導電膜16
とアルミニウム配線21用のコンタクトホールとのマスク
合わせの余裕をとる箇所が少なくて済む。

即ち、上記EPROMでは、拡散層領域とビット線との間で
のコンタクトのとり方の違いから、第１図（ｃ）中のＡ
部、Ｂ部のように２種類の構造を有している。Ａ部で
は、ドレイン用の拡散層領域17は低抵抗材料導電膜16と
コンタクトがとられているが、アルミニウム配線21とは
コンタクトがとられておらず、このアルミニウム配線21
は、Ｂ部に示すようにソース用の拡散層領域11の上方で
低抵抗材料の導電膜16とコンタクトがとられている。

従って、Ａ部（通常のメモリセル部）では、Ｘ−Ｘ線方
向についてはドレインコンタクト領域は自己整合的に形
成されており、ゲート電極６、４とアルミニウム配線21
用のコンタクトホールとの合わせ余裕は必要ない。ま
た、Ａ部では、低抵抗材料の導電膜16とアルミニウム配
線21とのコンタクトがとられていないので、低抵抗材料
の導電膜16とアルミニウム配線21用のコンタクトホール
とのマスク合わせの余裕を見込む必要がなく、この低抵
抗材料の導電膜16の幅（Ｙ−Ｙ方向）を細くすることが
でき、紫外線を遮断する割合が少なくなって紫外線照射
量が増大し、EPROMセルのデータの消去効率が向上して
消去時間が短縮するなど、消去特性が向上する。

なお、低抵抗材料の導電膜16は、Ｘ−Ｘ線方向に見た場
合、連続的につながっているので、この低抵抗材料の導
電膜16の面積は従来のEPROMにより増大するが、この低
抵抗材料の導電膜16はアルミニウム配線21下に形成され
るので消去効率に悪影響を与えることはない。

一方、本実施例では、Ｂ型はメモリセルトランジスタの
ソース側の拡散層領域11上に形成されており、低抵抗材
料の導電膜16に対してアルミニウム配線21のコンタクト
がとられているので、この低抵抗材料の導電膜16はアル
ミニウム配線21用のコンタクトホールとのマスク合わせ
の余裕を見込んで形成されている。そこで、アルミニウ
ム配線21用のコンタクトホール部に隣接するメモリセル
トランジスタの消去効率を低下させないように、上記コ
ンタクトホール部とトランジスタのゲート電極部との間
の距離が少し長めに形成されている。また、低抵抗材料
の導電膜16を使用しているので、アルミニウム配線21と
低抵抗材料の導電膜16とのコンタクトは、例えばTiSi₂
の導電度を考慮すると、例えば100個のトランジスタに
対して１箇所程度とれば充分である。

従って、上記EPROMによれば、全体として見た場合、EPR
OMセルのゲート電極とアルミニウム配線用のコンタクト
ホールとの合わせ余裕を縮小することが可能になり、セ
ルの一層の微細化、高集積化が可能になり、しかも、紫
外線照射によるセルデータの消去効率が向上する。

また、上記実施例では、EPROMセルがLDD構造を有するの
で、読出し動作時のドレイン近傍領域でのピーク電解強
度が緩和され、ホットエレクトロンの発生によるソフト
ライト等のエラーを防止することができる。

なお、上記実施例では、低抵抗材料の導電膜16とアルミ
ニウム配線21とのコンタクトがソース用の拡散層領域の
上方でとられているが、ドレイン用の拡散層領域の上方
でとられた場合でも上記実施例と同様の効果が得られ
る。この場合、上記実施例と同様に、アルミニウム配線
21と低抵抗材料の導電膜16との二層間でコンタクトをと
る方法と、アルミニウム配線21と低抵抗材料の導電膜16
との間のコンタクトを形成する所で低抵抗材料の導電膜
16と拡散層領域17との間のコンタクトをとる方法があ
る。

また、上記実施例では、アルミニウム配線21と低抵抗材
料の導電膜16との間のコンタクトがメモリセルアレイ内
でとられているが、メモリセルアレイの外で複数個のメ
モリセルトランジスタに対して１箇所の割合でまとめて
コンタクトがとられた場合でも上記実施例と同様の効果
が得られる。

また、上記したようなEPROMの製造方法によれば、前記
したような特長を有するEPROMを容易に形成することが
できる。

なお、低抵抗材料の導電膜16としては、上記実施例のTi
Si₂以外のシリサイド（WSi₂等）、あるいはタングステ
ンやモリブデン等の高融点金属、あるいは不純物がドー
プされたポリシリコン等、種々の材料を使用でき、それ
ぞれの低抵抗材料に応じて前記実施例のプロセスの一部
を変更すればよい。

［発明の効果］上述したように本発明によれば、EPROMセルのゲート電
極と金属配線用のコンタクトホールとの合わせ余裕およ
び低抵抗材料の導電膜と金属配線用のコンタクトホール
とのマスク合わせの余裕をそれぞれ縮小できるのでセル
を微細化することができ、しかも、紫外線照射によるセ
ルデータの消去効率が向上する不揮発性半導体メモリを
実現できる。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明の一実施例に係るEPRO
Mの製造方法を説明するために示すメモリセルの平面パ
ターン図、第２図（ａ）乃至（ｊ）は第１図（ｅ）のＸ
−Ｘ線に沿う断面での製造工程を示す図、第３図（ａ）
乃至（ｈ）は第１図（ｅ）のＹ−Ｙ線に沿う断面での製
造工程を示す図、第４図（ａ）乃至（ｇ）は第１図
（ｅ）のＹ′−Ｙ′線に沿う断面での製造工程を示す
図、第５図は従来のEPROMのメモリセルを示す断面図、
第６図（ａ）乃至（ｄ）は現在提案されているEPROMの
一例を説明するために示すもので、（ａ）はメモリセル
の平面パターン図、（ｂ）は（ａ）のＸ−Ｘ線に沿う断
面図、（ｃ）は（ａ）のＹ−Ｙ線に沿う断面図、（ｄ）
は（ａ）のＹ′−Ｙ′線に沿う断面図である。１……半導体基板、２……フィールド酸化膜、３……ゲ
ート絶縁膜、４……浮遊ゲート電極、５……第１の絶縁
膜、６……制御ゲート電極、７……第２の絶縁膜、８、
９、14、18、20、22……レジスト、10……第３の絶縁
膜、11……ソース領域、12、17……ドレイン領域、13…
…第４の絶縁膜、16……低抵抗材料導電層、19……層間
絶縁膜、21……アルミニウム配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート絶縁膜を介して形成
された浮遊ゲート電極と、この浮遊ゲート電極上に第１
の絶縁膜を介して形成された制御ゲート電極と、この制
御ゲート電極上に形成された第２の絶縁膜と、前記浮遊
ゲート電極と前記制御ゲート電極とが積層されたゲート
部に対して自己整合的に前記半導体基板に形成されたソ
ース領域およびドレイン領域とを有する不揮発性メモリ
セルのアレイを有する不揮発性半導体メモリにおいて、前記ゲート部の側面に形成された第３の絶縁膜と、前記ゲート部の上面の一部および前記第３の絶縁膜を含
む所定の領域を覆うように形成された第４の絶縁膜と、この第４の絶縁膜上の一部を覆うと共にドレイン領域上
の一部にコンタクトするように所定方向における複数個
のメモリセルに対して連続的に形成された低抵抗材料か
らなる導電膜と、この導電膜上を含む半導体基板上に形成された層間絶縁
膜と、この層間絶縁膜上に形成されると共に、この層間絶縁膜
に複数個のメモリセルに対して１箇所の割合で形成され
たソース領域の上方に位置するコンタクトホールを通し
て前記導電膜にコンタクトするように形成された金属配
線と、を具備することを特徴とする不揮発性半導体メモリ。
【請求項２】前記導電膜は、シリサイドあるいは高融点
金属あるいは不純物がドープされた多結晶シリコンであ
ることを特徴とする請求項１記載の不揮発性半導体メモ
リ。
【請求項３】前記導電膜は、前記金属配線の下方に形成
されていることを特徴とする請求項１記載の不揮発性半
導体メモリ。