JPH0760890B2 - High-speed semiconductor device - Google Patents
High-speed semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔概要〕 共鳴トンネル効果利用３端子素子において、ベース−コ
レクタ間にドーピングにより形成したポテンシヤルバリ
アを用い、電流利得を増大する。DETAILED DESCRIPTION [Outline] In a resonant tunneling effect three-terminal device, a current barrier is increased by using a potential barrier formed by doping between a base and a collector.
本発明は、共鳴トンネル効果を利用した半導体装置に係
り、特に、半導体集積回路の分野において、広い範囲の
応用が期待される３端子負性抵抗素子に関する。The present invention relates to a semiconductor device utilizing the resonance tunnel effect, and particularly to a three-terminal negative resistance element expected to be applied in a wide range in the field of semiconductor integrated circuits.
従来、電圧制御型の負性抵抗素子は例えばエサキダイオ
ード等全て２端子であり、３端子の負性抵抗素子は実現
されていなかった。Conventionally, all voltage-controlled negative resistance elements such as Esaki diodes have two terminals, and three-terminal negative resistance elements have not been realized.
これに対して、最近、共鳴トンネル効果を利用した素子
が研究されている。第５図にその共鳴トンネル効果を説
明する図を示し、51、55の半導体層の間に、トンネル可
能なバリア52,54と量子井戸53からなる超格子層が形成
されている。第５図（Ａ）を参照すると、これは半導体
層51−55間のバイアスが小さい場合である。ここで、量
子井戸53には離散的なエネルギ準位が形成される。第５
図（Ａ）では最もエネルギが低い準位E1のみを示してい
る。次に、第５図（Ｂ）を参照すると、半導体層51−55
間に適当なバイアスを印加して、半導体層51の電子e-の
エネルギが丁度準位E1と等しくなるようにすると（実際
には電子のエネルギは或る分布をもつので、そのエネル
ギ分布がE1にかかるようにすると）、半導体層51の電子
e-は共鳴トンネル効果により、半導体層51から半導体層
55に透過する。次に、第５図（Ｃ）を参照すると、さら
に半導体層51−55間のバイアスを大きくして半導体層51
の電子のエネルギと井戸の準位E1とが一致しなくなると
電子は量子井戸の領域で反射されて、半導体層55に到達
することができない。On the other hand, recently, devices utilizing the resonance tunnel effect have been studied. FIG. 5 is a diagram for explaining the resonance tunnel effect, and a superlattice layer composed of tunnelable barriers 52 and 54 and a quantum well 53 is formed between semiconductor layers 51 and 55. Referring to FIG. 5A, this is the case where the bias between the semiconductor layers 51-55 is small. Here, discrete energy levels are formed in the quantum well 53. Fifth
Only the level E 1 with the lowest energy is shown in FIG. Next, referring to FIG. 5B, the semiconductor layers 51-55
An appropriate bias is applied between them so that the energy of the electron e − of the semiconductor layer 51 becomes just equal to the level E 1 (actually, the energy of electrons has a certain distribution, so that the energy distribution is such way to E 1 if), electrons in the semiconductor layer 51
e − is from the semiconductor layer 51 to the semiconductor layer due to the resonance tunnel effect.
Transparent to 55. Next, referring to FIG. 5C, the bias between the semiconductor layers 51-55 is further increased to increase the semiconductor layer 51.
When the energy of the electrons in the above does not match the level E 1 of the well, the electrons are reflected in the quantum well region and cannot reach the semiconductor layer 55.
第５図（Ｄ）を参照すると、第５図（Ａ）の状態から
バイアス電圧Ｖを上昇していくと、電流Ｉは、図のよう
に増加していきＶ＝2E1/q（q:電子の素電荷）におい
て、電流が最大となり（第５図（Ｂ）の状態）、さらに
電圧を上げると電流が流れなくなる（第５図（Ｃ）の状
態になる。即ち、（Ｂ）（Ｃ）間において負性抵抗が得
られる。Referring to FIG. 5 (D), when the bias voltage V is increased from the state of FIG. 5 (A), the current I increases as shown in the figure, V = 2E 1 / q (q: In the elementary charge of electrons, the current becomes maximum (state of FIG. 5B), and when the voltage is further increased, the current stops flowing (state of FIG. 5C), that is, (B) (C). ) Between the negative resistance is obtained.
上記３端子負性抵抗素子として期待される共鳴トンネル
効果利用素子は、トランジスタ構造とするために、第５
図（Ｃ）のように半導体層51をエミッタとし、半導体層
55をベースとし、コレクタの半導体層57との間にベース
−コレクタ間バリア56を形成することが必要である。そ
の際注入された電子がベースで散乱されてエネルギを失
ってもコレクタに到達する量を多くし、素子の利得（エ
ミッタ接地の電流利得）を大きくするためには、例えば
注入電子のエネルギを高くすればよい。しかしこれでは
第５図（Ｃ）或いは第６図に示すようにベース層の半導
体層55にアッパーバレイＬが存在すると、エミッタから
注入する電子のエネルギを高くしても電子がバレイ間散
乱を受けて速度が遅くなってしまうという問題があり、
注入電子のエネルギには限界がある。一方、コレクタバ
リアを低くすることも考えられることから、ベース−コ
レクタ間のバリアはデバイスの使用温度から決る最低の
高さに設定することが望まれる。しかし、従来、ベース
−コレクタ間バリアはヘテロ構造で実現しているため
に、ベース−コレクタ間バリアの高さを所要の低い値に
設定することが困難であった。なお、４元層を用いるこ
とで、理論的には低いベース−コレクタ間バリアが可能
であるが、実際上、格子整合の問題等を実現には問題が
ある。The resonance tunnel effect utilizing element expected as the above-mentioned three-terminal negative resistance element has a fifth structure in order to have a transistor structure.
The semiconductor layer 51 is used as an emitter as shown in FIG.
It is necessary to form a base-collector barrier 56 between 55 and the semiconductor layer 57 of the collector. At this time, even if the injected electrons are scattered by the base and lose energy, the amount reaching the collector is increased and the gain of the device (current gain of grounded emitter) is increased. do it. However, in this case, as shown in FIG. 5 (C) or FIG. 6, if the upper valley L is present in the semiconductor layer 55 of the base layer, even if the energy of the electrons injected from the emitter is increased, the electrons are scattered between the valleys. There is a problem that the speed will slow down,
There is a limit to the energy of injected electrons. On the other hand, since it is possible to lower the collector barrier, it is desirable to set the base-collector barrier to a minimum height determined by the operating temperature of the device. However, conventionally, it has been difficult to set the height of the base-collector barrier to a required low value because the base-collector barrier is realized by a heterostructure. By using a quaternary layer, a low base-collector barrier is theoretically possible, but in practice, there is a problem in realizing the lattice matching problem.
以上のことから、従来の共鳴トンネル効果を用いたトラ
ンジスタでは、ベース−コレクタ間バリアを低下でき
ず、電流利得が十分得られないという問題があった。From the above, the conventional transistor using the resonance tunnel effect has a problem that the base-collector barrier cannot be lowered and a sufficient current gain cannot be obtained.
上記問題点を解決するために、本発明においては、エミ
ッタ，ベース，コレクタの３端子からなる半導体装置に
おいて、エミッタ−ベース間にヘテロ接合を用いた共鳴
トンネルバリアを用い、ベース−コレクタ間に、ドーピ
ングにより形成されたポテンシヤルバリアを用いること
を特徴とする高速半導体装置を提供する。In order to solve the above problems, in the present invention, in a semiconductor device having three terminals of an emitter, a base and a collector, a resonance tunnel barrier using a heterojunction between the emitter and the base is used, and between the base and the collector, Provided is a high-speed semiconductor device using a potential barrier formed by doping.
第１図に本発明の原理的説明図を示しており、図（Ａ）
〜（Ｃ）は本発明に係る半導体装置のエネルギ・バンド
図の伝導帯底の形状を示すものである。FIG. 1 shows an explanatory diagram of the principle of the present invention.
(C) shows the shape of the conduction band bottom of the energy band diagram of the semiconductor device according to the present invention.
第１図（Ａ）を参照すると、これはエミッタ−ベース間
に電圧が印加されていない場合VBE＝０である。１はエ
ミッタの半導体層、2,4はキャリアがトンネル可能な障
壁層、３は量子井戸の半導体層、５はベースの半導体層
で、前記のようにドーピングにより形成されたポテンシ
ヤルバリアを用いている。また、６はベース−コレクタ
間のバリアの半導体層、７はコレクタの半導体層であ
る。ここで、量子井戸３には離散的な準位が形成され
る。第１図（Ａ）では最もエネルギが低い準位E1のみを
示している。Referring to FIG. 1A, this is V BE = 0 when no voltage is applied between the emitter and the base. 1 is an emitter semiconductor layer, 2 and 4 are barrier layers through which carriers can be tunneled, 3 is a quantum well semiconductor layer, and 5 is a base semiconductor layer, and the potential barrier formed by doping as described above is used. . Further, 6 is a semiconductor layer of a barrier between the base and the collector, and 7 is a semiconductor layer of the collector. Here, discrete levels are formed in the quantum well 3. In FIG. 1 (A), only the lowest energy level E 1 is shown.
次に、第１図（Ｂ）を参照すると、エミッタ−ベース間
に適当なバイアスを印加して、エミッタの電子e-のエネ
ルギが丁度準位E1と等しくなるようにすると（実際には
エミッタの電子のエネルギは或る分布をもつので、その
エネルギ分布がE1にかかるようにすると）、エミッタの
電子e-は共鳴トンネル効果により、ベース５に注入さ
れ、注入された電子はバリステイックにベース層を通過
してベース−コレクタ間バリア６を越えてコレクタ７に
到達し、コレクタ電流が形成される。Next, referring to FIG. 1 (B), when an appropriate bias is applied between the emitter and the base so that the energy of the electron e − of the emitter becomes exactly equal to the level E 1 (actually, the emitter is Since the energy of the electrons has a certain distribution, so that the energy distribution is applied to E 1 ), the electrons e − of the emitter are injected into the base 5 by the resonance tunnel effect, and the injected electrons are ballistic. It passes through the base layer, crosses the base-collector barrier 6, reaches the collector 7, and a collector current is formed.
次に、第１図（Ｃ）を参照すると、さらにエミッタ−ベ
ース間のバイアスを大きくしてエミッタの電子のエネル
ギと井戸の準位E1とが一致しなくなると電子は量子井戸
の領域で反射されて、ベースに注入されずエミッタの電
子はコレクタに到達することができず、コレクタ電流は
著しく低下する。Next, referring to FIG. 1 (C), when the emitter-base bias is further increased and the energy of the electrons in the emitter and the level E 1 of the well do not match, the electrons are reflected in the region of the quantum well. As a result, the electrons of the emitter that are not injected into the base cannot reach the collector, and the collector current drops significantly.
本発明に係る素子の動作特性を示す第１図（Ｄ）を参照
すると、第１図（Ａ）の状態からベース−エミッタ間の
バイアス電圧VBEを上昇していくと、コレクタ電流I
Cは、図のように増加していきVBE＝2E1/q（q:電子の素
電荷）において、電流が最大となり（第１図（Ｂ）の状
態）、さらに電圧を上げると電流が減少し第１図（Ｃ）
の状態になる。即ち、（Ｂ），（Ｃ）間において負性抵
抗が得るられる。Referring to FIG. 1 (D) showing the operation characteristics of the device according to the present invention, as the bias voltage V BE between the base and the emitter is increased from the state of FIG. 1 (A), the collector current I
C increases as shown in the figure, and at V BE = 2E 1 / q (q: elementary charge of electrons), the current becomes maximum (state of Fig. 1 (B)), and when the voltage is further increased, the current increases. Decrease in Fig. 1 (C)
It becomes the state of. That is, a negative resistance is obtained between (B) and (C).
ここで、本発明においては、前記のようにベース−コレ
クタ間にドーピングにより形成されたポテンシヤルバリ
アを用いているので、そのバリアの高さは任意の低い値
に設定することが可能てある。第１図（Ｅ）にドーピン
グ（ハッチング部分）によりポテンシヤルバリアを形成
する場合の原理図を示している。各部のパラメータを第
１図（Ｅ）のように表すと、無バイアス時のポテンシヤ
ルバリア（３角バリア）の高さは次の式で近似できる。Here, in the present invention, since the potential barrier formed by doping between the base and the collector is used as described above, the height of the barrier can be set to an arbitrary low value. FIG. 1 (E) shows a principle diagram in the case of forming a potential barrier by doping (hatched portion). When the parameters of each part are expressed as shown in FIG. 1 (E), the height of the potential barrier (triangular barrier) when there is no bias can be approximated by the following equation.
ただし、ここで、 NA:アクセプタ濃度 X:p型半導体（例えばInGaAs層）の層厚 L1,L2:ノンドープ半導体（例えばInGaAs層厚 ε：半導体（例えばInGaAs）の誘電率 （１）式によれば、ベース−コレクタ間のドーピングに
よる３角ポテンシヤルの高さｑΦＢを任意に設定できる
ことが分る。 Here, N A : Acceptor concentration X: Layer thickness of p-type semiconductor (eg, InGaAs layer) L 1 , L 2 : Non-doped semiconductor (eg, InGaAs layer thickness ε: Dielectric constant of semiconductor (eg, InGaAs) Equation (1) According to the above, it is found that the height qΦ B of the triangular potentiometer due to the doping between the base and the collector can be arbitrarily set.
したがって、本発明の構成によれば、ベース−コレクタ
間のバリアの高さをデバイスの使用温度に基づき必要と
される低い値に容易に設定することが可能となる。Therefore, according to the configuration of the present invention, the height of the barrier between the base and the collector can be easily set to a low value required based on the operating temperature of the device.
第２図は本発明の実施例の半導体装置の断面構成を示す
図である。各部の構成は以下の如くである。FIG. 2 is a diagram showing a cross-sectional structure of a semiconductor device according to an embodiment of the present invention. The structure of each part is as follows.
21.半絶縁性InP基板 22.n+InXGa1-XAs（ｘ＝0.53） キャリア濃度ND＝１×1019cm-3 厚味＝3000Å 23.InGaAs（ｘ＝0.53）コレクタバリア層 23−a:ノンドープ（厚味＝1000Å） 23−b:p+（100Å,NA＝１×1018cm-3） 23−c:ノンドープ（厚味＝220Å） 24.n+InXGa1-XAs（ｘ＝0.53）：ベース層 キャリア濃度ND＝５×1018cm-3 厚味＝200Å 25.ノンドープInXGa1-XAs（ｘ＝50Å） バッファ層として機能する。21. Semi-insulating InP substrate 22.n + In X Ga 1-X As (x = 0.53) Carrier concentration N D = 1 × 10 19 cm -3 Thickness = 3000Å 23.InGaAs (x = 0.53) collector barrier layer 23-a: Non-doped (thickness = 1000Å) 23-b: p + (100 Å, NA = 1 × 10 18 cm -3 ) 23-c: Non-doped (thickness = 220 Å) 24.n + In X Ga 1- X As (x = 0.53): Base layer Carrier concentration N D = 5 × 10 18 cm -3 Thickness = 200Å 25. Non-doped In X Ga 1-X As (x = 50Å) Functions as a buffer layer.
26.共鳴トンネルバリア構造 26−a:ノンドープInyAl1-yAs（ｙ＝0.52） 厚味＝30Å 26−b:ノンドープInXGa1-XAs（ｘ＝0.53） 厚味＝60Å 26−c:ノンドープInyAl1-yAs（ｙ＝0.52） 厚味＝30Å 27.ノンドープInXGa1-XAs層（ｘ＝0.53） 厚味＝30Å バッファ層として機能する。26. Resonant tunnel barrier structure 26-a: Non-doped In y Al 1-y As (y = 0.52) Thickness = 30Å 26-b: Non-doped In X Ga 1-X As (x = 0.53) Thickness = 60Å 26- c: Non-doped In y Al 1-y As (y = 0.52) Thickness = 30Å 27. Non-doped In X Ga 1-X As layer (x = 0.53) Thickness = 30Å It functions as a buffer layer.
28.n+InXGa1-XAsエミッタ層（ｘ＝0.53） キャリア濃度ND＝１×1018 厚味＝3000Å 以上の各半導体層を形成した後、28の半導体層にエミッ
タ電極29を、24の半導体層にベース電極210を、また22
の半導体層にコレクタ電極211をそれぞれ形成して本実
施例の素子が完成する。28.n + In X Ga 1-X As Emitter layer (x = 0.53) Carrier concentration N D = 1 × 10 18 Thickness = 3000Å After forming each semiconductor layer above, an emitter electrode 29 is formed on 28 semiconductor layers. , A base electrode 210 on the 24 semiconductor layers, and 22
The collector electrode 211 is formed on each of the semiconductor layers to complete the device of this embodiment.
本実施例の素子のエネルギ・バンドの伝導帯底のポテン
シヤル図は先に示した第１図と同様であり、第１図
（Ｂ）においてベース層に用いたn+InXGa1-XAs（ｘ＝0.
53）はアッパバレイＬとの間隔が0.6eVであるのに対し
て、ベース−コレクタ間バリアの高さΦＢは0.2〜0.3eV
程度と十分低くできる。The potential diagram of the conduction band bottom of the energy band of the device of this example is the same as that of FIG. 1 shown above, and n + In X Ga 1-X As used for the base layer in FIG. 1 (B). (X = 0.
In 53), the distance from the upper valley L is 0.6 eV, while the barrier height between the base and collector Φ B is 0.2 to 0.3 eV.
It can be made low enough.
従って、エミッタから共鳴トンネル効果により注入され
たキャリアは、ベース層でエネルギを失っても十分コレ
クタに到達することができ、エミッタ接地の電流利得を
従来より向上することができる。Therefore, the carriers injected from the emitter by the resonant tunnel effect can reach the collector sufficiently even if the energy is lost in the base layer, and the grounded current gain of the emitter can be improved as compared with the conventional case.
本発明の素子は、負性抵抗３端子素子として多くの応用
が可能である。The device of the present invention can be applied in many applications as a negative resistance three-terminal device.
例えば第３図に本発明の素子で倍周波数回路を実現した
例を示す。第３図（Ａ）はその回路図であり、本発明の
素子をトランジスタ記号で示し、Viは入力電圧、Voは出
力電圧を示す。第３図（Ｂ）のように、この本発明の素
子１個と抵抗からなる簡単な回路で、１つの入力Viの波
形に対して、出力Voに２つの波形がでる倍周波数機能が
確認された。For example, FIG. 3 shows an example in which a frequency doubler circuit is realized by the element of the present invention. FIG. 3 (A) is a circuit diagram thereof, showing an element of the present invention by a transistor symbol, Vi is an input voltage, and Vo is an output voltage. As shown in FIG. 3 (B), a simple circuit consisting of one element according to the present invention and a resistor has confirmed a frequency doubler function in which two waveforms appear at the output Vo with respect to one input Vi waveform. It was
第４図（Ａ）は本発明の素子で入力A,B、出力ＣのEX−N
OR（排他的NOR回路）を実現した回路である。このEX−N
ORゲートは、本発明の素子１個と、抵抗３個を用いた回
路である。第４図（Ｂ）に、この回路の機能チェック表
を示す。もし、従来のFETでこのEX−NOR機能を実現しよ
うとすると、FET7個が必要であった。なお、以上の本発
明に係る素子の実施例は、超格子層内に１つの量子井戸
が形成された場合について述べたが、一般に超格子層を
複数組形成して、複数の量子井戸を形成させることがで
き、その場合においても本発明は有効である。FIG. 4 (A) shows the device of the present invention, in which inputs A, B and output C are EX-N.
It is a circuit that realizes OR (exclusive NOR circuit). This EX-N
The OR gate is a circuit using one element of the present invention and three resistors. FIG. 4B shows a function check table of this circuit. If we wanted to implement this EX-NOR function with conventional FETs, we needed 7 FETs. Although the above-described embodiments of the device according to the present invention have been described with respect to the case where one quantum well is formed in the superlattice layer, generally, a plurality of superlattice layers are formed to form a plurality of quantum wells. The present invention is effective even in that case.
本発明によれば、負性抵抗３端子素子が提供され、その
構成によれば、ベース−コレクタ間のバリアの高さをデ
バイスの使用温度に基づき必要とされる最も低い値に容
易に設定することが可能となる。その結果、本発明によ
れば電流利得が十分大きな負性抵抗３端子素子を提供す
ることができる。According to the present invention, a negative resistance three-terminal element is provided, and according to the configuration, the height of the barrier between the base and the collector is easily set to the lowest value required based on the operating temperature of the device. It becomes possible. As a result, according to the present invention, it is possible to provide a negative resistance three-terminal element having a sufficiently large current gain.
第１図（Ａ）〜（Ｅ）は本発明の原理的説明図、第２図
は本発明の実施例の断面図、第３図（Ａ）及び（Ｂ）は
本発明の倍周器への応用を示す回路図及び特性図、第４
図（Ａ）及び（Ｂ）は本発明の論理回路への応用を示す
回路図、及びこの回路の機能チェック結果を示す図、第
５図（Ａ）〜（Ｄ）は共鳴トンネルバリアによる負性抵
抗特性の説明図、第６図は従来例の説明図である。 1:エミッタの半導体層、2,4:キャリアがトンネル可能な
障壁層、3:量子井戸の半導体層、5:ベースの半導体層、
6:ベース−コレクタ間のバリアの半導体層、7:コレクタ
の半導体層、1 (A) to (E) are explanatory views of the principle of the present invention, FIG. 2 is a sectional view of an embodiment of the present invention, and FIGS. 3 (A) and 3 (B) are frequency dividers of the present invention. Circuit diagram and characteristic diagram showing the application of the
Figures (A) and (B) are circuit diagrams showing the application of the present invention to a logic circuit, and diagrams showing the results of the function check of this circuit. Figures 5 (A) to (D) show the negativeness due to the resonance tunnel barrier. FIG. 6 is an explanatory diagram of resistance characteristics, and FIG. 6 is an explanatory diagram of a conventional example. 1: semiconductor layer of emitter, 2, 4: barrier layer capable of tunneling carriers, 3: semiconductor layer of quantum well, 5: semiconductor layer of base,
6: base-collector barrier semiconductor layer, 7: collector semiconductor layer,
Claims (1)
有する共鳴トンネル効果利用素子において、 該エミッタ−ベース間にヘテロ接合を用いた共鳴トンネ
ルバリアを備え、ベース−コレクタ間にドーピングによ
り形成されたポテンシヤルバリアを備えることを特徴と
する高速半導体装置。1. A resonant tunneling effect device having three terminals of an emitter, a base and a collector, comprising a resonant tunnel barrier using a heterojunction between the emitter and the base, and a potentiometer formed by doping between the base and the collector. A high-speed semiconductor device having a barrier.
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