JPH0761003B2 - 計時回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はカウンタ回路等の計数手段によりクロック信
号を計数してある時間間隔の測定を行なう計時回路に関
する。

（従来の技術） 第３図は従来の計時回路の回路図である。図において、
11はクロック信号をカウントすることによりd1〜dnのｎ
ビットの計数信号COを出力するバイナリカウンタであ
る。このバイナリカウンタ11へのクロック信号はアンド
ゲート12から出力される。このアンドゲート12にはマス
タークロック信号MCP及びラッチ回路13から出力される
制御信号CNTが供給されている。上記ラッチ回路13には
計時を開始させるための開始信号SRTと停止させるため
の停止信号STP及び上記マスタークロック信号MCPとが供
給されており、このラッチ回路13は開始信号SRTと停止
信号STPそれぞれをクロック信号MCPの立ち下がりに同期
してラッチすることにより上記制御信号CNTのレベルを
設定している。

このような構成において、開始信号SRTが“1"レベルに
立ち上がった後に、クロック信号MCPの立ち下がりに同
期して制御信号CNTが“1"レベルにされる。これにより
アンドゲート12が開かれてクロック信号MCPがバイナリ
カウンタ11に供給される。バイナリカウンタ11はクロッ
ク信号MCPが立ち下がる毎に順次クロック信号のカンウ
ントを行う。次に停止信号STPが“1"レベルに立ち上が
った後に、クロック信号MCPの立ち下がりに同期して制
御信号CNTが“0"レベルにされる。これによりアンドゲ
ート12が閉じられ、クロック信号MCPのバイナリカウン
タ11への供給が停止される。そして、開始信号SRTが供
給されてから停止信号STPが供給されるまでの時間間隔
がｎビットの計数信号COとしてバイナリカウンタ11から
出力される。この後はリセット信号RSがバイナリカウン
タ11に供給されて計数状態がリセットされる。

ところで、上記バイナリカウンタ11は普通、同期式もし
くは非同期式のＴ型フリップフロップ回路を多段縦続接
続して構成されている。このため、計数可能なクロック
信号の周波数には上限がある。従って、周波数の高いク
ロック信号の計数により高精度に計時を行なうことは困
難である。このため、バイナリカウンタ11を構成するＴ
型フリップフロップ回路の動作電流を増やして計数可能
な周波数の上限を引上げることが考えられるが、消費電
流が増加することは問題がある。また、クロック信号の
周波数を上げると、発振器の消費電流が増加し、かつ発
振が不安定いなる可能性もある。

（発明が解決しようとする問題点） このように従来の計時回路では、高精度な計時を行なう
にはクロック信号の周波数を上げなければならず、この
結果として消費電流が増加するという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、クロック信号の周波数を上げずに、
従って消費電流の増加を伴わずに高精度に計時を行なう
ことができる計時回路を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の計時回路は、計時開始信号及び計時停止信号
をクロック信号の第１のレベルから第２のレベルへの遷
移時に同期してラッチし、計時期間に対応した流さの計
時制御信号を発生する計時制御信号発生手段と、上記計
時制御信号に基づき上記クロック信号を出力制御する出
力制御手段と、上記出力制御手段から出力されるクロッ
ク信号を計数してｎビットの計数信号を出力する第１の
計数手段と、上記計時停止信号を上記クロック信号の第
２のレベルから第１のレベルへの遷移時に同期してラッ
チするＤ型の第１フリップフロップ回路、上記第１のフ
リップフロップ回路の出力を反転する信号反転回路、上
記計時停止信号を上記クロック信号の第１のレベルから
第２のレベルへの遷移時に同期してラッチするＤ型の第
２のフリップフロップ回路及び上記信号反転回路の出力
と上記第２のフリップフロップ回路の出力との論理和信
号を得る論理回路からなり、上記計時停止信号が上記計
時制御信号発生手段に供給される時点が上記クロック信
号の第２のレベルから第１のレベルへの遷移時よりも前
か後を判定する判定手段と、上記判定手段における判定
出力に応じて、上記第１の計数手段のｎビットの計数信
号の最下位ビット信号よりも１ビット下位の計数信号を
出力する第２の計数手段とから構成されている。

（作用） この発明の計時回路ではクロック信号を計数する計数手
段で得られるｎビットの計数信号に対しもう１ビット計
数信号を付加している。そして、計時停止信号が供給さ
れる時点が上記クロック信号の１周期のちょうど中間の
時点よりも前か後かを判定し、これが前である場合には
上記付加されたビットの計数信号を“1"レベルに設定す
るようにしている。これにより、周波数が従来と同じク
ロック信号を計数する場合でも、計数信号のビット数が
従来よりも増加し、これによりクロック信号の周波数を
上げずに従来よりも高精度に計時を行なうことができ
る。

（実施例） 以下、図面を参照してこの発明の実施例を説明する。

第１図はこの発明の計時回路の構成を示す回路図であ
る。図において、11はクロック信号をカウントすること
によりd2〜dn＋１からなるｎビットの計数信号を出力す
るバイナリカウンタである。このバイナリカウンタ11に
はアンドゲート12からカウント用のクロック信号が供給
される。上記アンドゲート12にはマスタークロック信号
MCP及びラッチ回路13から出力される制御信号CNTが供給
されている。上記ラッチ回路13には計時を開始させるた
めの開始信号SRTと、停止させるための停止信号STP及び
上記マスタークロック信号MCPとが供給されており、こ
のラッチ回路13は開始信号SRT及び停止信号STPそれぞれ
をクロック信号MCPの立ち下がりに同期してラッチする
ことにより上記制御信号CNTのレベルを設定している。

14は判定回路である。この判定回路14は上記停止信号ST
Pが“1"レベルに立ち上がるタイミングが、マスターク
ロック信号MCPの１周期の中間である信号MCPが立ち上が
るタイミングよりも前にあるかもしくは後にあるかを判
定するものであり、この判定回路14の判定信号DJはＴ型
フリップフロップ回路15のトリガ端子（Ｔ端子）に供給
される。そして、このフリップフロップ回路15からは、
上記バイナリカウンタ11から出力されるｎビットの計数
信号の最下位ビット信号d2よりも１ビット下位の信号d1
がＱ端子から出力される。また、このフリップフロップ
回路15及び上記バイナリカウンタ11のリセット端子（Ｒ
端子）にはリセット信号RSが供給され、カウント状態が
リセットされるようになっている。

従って、この実施例回路の場合、計数信号COはd1〜d1＋
ｎの（ｎ＋１）ビットとなり、従来よりも１ビット増加
したものとなる。

上記判定回路14は図示のように、２個のＤ型フリップフ
ロップ回路21、22と、２個のインバータ23、24及びノア
ゲート25とから構成されている。そして、上記両フリッ
プフロップ回路21、22の入力データとして上記停止信号
STPが供給され、一方のフリップフロップ回路21には同
期信号として上記マスタークロック信号MCPが上記イン
バータ23を介して供給されており、他方のフリップフロ
ップ回路22にはマスタークロック信号MCPが直接供給さ
れている。そして、フリップフロップ回路21の出力Q1は
上記インバータ24を介して上記ノアゲート25の一方入力
端子に供給され、フリップフロップ回路22の出力Q2は上
記ノアゲート25の他方入力端子に直接供給されている。
そして、上記ノアゲート25の出力が判定信号DJとして上
記フリップフロップ回路15に供給されている。

次に上記構成でなる計時回路の動作を説明する。まず、
開始信号SRTが“1"レベルに立ち上がると、次にクロッ
ク信号MCPの立ち下がりに同期してラッチ回路13の出力
である制御信号CNTが“1"レベルにされる。これにより
アンドゲート12が開かれてクロック信号MCPがバイナリ
カウンタ11に供給される。この後、バイナリカウンタ11
はクロック信号MCPが立ち下がる毎に順次クロック信号
のカウントを行い、d2〜dn＋１からなるｎビットの計数
信号を順次増加させていく。次に停止信号STPが“1"レ
ベルに立ち上がると、クロック信号MCPの立ち下がりに
同期して制御信号CNTが“0"レベルにされる。これによ
りアンドゲート12が閉じられ、クロック信号MCPのバイ
ナリカウンタ11への供給が停止される。そして、開始信
号SRTが供給されてから次に停止信号STPが供給されるま
での時間間隔がｎビットの計数信号としてバイナリカウ
ンタ11から出力される。このような動作は従来回路の場
合と同様である。

ところで、上記バイナリカウンタ11で得られるｎビット
の計数信号には、停止信号STOが“1"レベルに立ち上が
るタイミングに応じ、最大でクロック信号MCPの１周期
分の計数誤差が生じる。すなわち、クロック信号MCPが
“0"レベルに立ち下がった直後に停止信号STPが“1"レ
ベルに立ち上がる場合に最大の誤差が生じる。

そこでこの実施例回路では、計数信号COとしてバイナリ
カウンタ11のｎビットの計数信号に対しさらにフリップ
フロップ回路15の１ビット分を追加し、この追加された
１ビットの計数信号のレベルを判定回路14の判定信号DJ
に基づいて設定することにより、計数信号COのビット数
をマスタークロック信号MCPの周波数を上げないで増加
させ、計数信号COの高精度化を図るようにしたものであ
る。

すなわち第２図のタイミングチャート内の実線で示すよ
うに、停止信号STPが立ち上がるタイミングがクロック
信号MCPの１周期のちょうど中間のタイミングよりも
前、すなわち時刻t1で信号MCPが“1"レベルから“0"レ
ベルに立ち下がり、この後、この後の時刻t2で“0"レベ
ルから“1"レベルに立ち上がるよりも前に“1"レベルに
立上がる場合、判定回路14内のフリップフロップ回路22
はマスタークロック信号MCPの立ち上がりに同期して入
力データすなわち停止信号STPを取込むため、その出力
信号Q2は図中の実線で示すように時刻t2の後に“1"レベ
ルに立上がる。他方、判定回路14内のフリップフロップ
回路21はインバータ23を介してマスタークロック信号MC
Pが供給されているのため、このフリップフロップ回路2
1はクロック信号MCPの立ち下がりに同期して停止信号ST
Pを取込む。従って、このフリップフロップ回路21の出
力信号Q1は時刻t3における信号MCPの立ち下がり後に
“1"レベルに立ち上がる。

ここで上記信号Q1の反転信号及び信号Q2が供給されるノ
アゲート25の出力はDJは図中の実線で示すように“0"レ
ベルのままにされる。従って、この場合、この判定信号
DJが供給されるＴ型フリップフロップ回路15はトリガさ
れず、その出力である計数信号COの最下位ビット信号d1
は“0"レベルにされる。

他方、停止信号STPが立ち上がるタイミングが図中の破
線で示すようにクロック信号MCPの１周期のちょうど中
間のタイミングよりも後、すなわち時刻t2とt3の間の場
合、判定回路14内のフリップフロップ回路22の出力信号
Q2は図中の破線で示すように時刻t4において信号MCPが
“1"レベルに立ち上がった後に“1"レベルに立上がる。
他方、フリップフロップ回路21は時刻t3においてクロッ
ク信号MCPが“0"レベルに立ち下がった後に“1"レベル
に立ち上がる。

この場合、ノアゲート25の出力はDJは図中の破線で示す
ように時刻t3からt4の期間に“1"レベルされる。従っ
て、この場合、この判定信号DJが供給されるＴ型フリッ
プフロップ回路15がトリガされ、その出力である計数信
号COの最下位ビット信号d1が“1"レベルにされる。

このように計数信号COの最下位ビット信号であるフリッ
プフロップ回路15の出力信号d1はマスタークロック信号
MCPの半周期分の時間に対応した信号となっているた
め、従来の計時回路に比べて高精度に計時を行なうこと
ができる。すなわち、この場合の計時誤差は最大でマス
タークロック信号MCPの半周期の時間にすることがで
き、しかも従来のようにクロック信号の周波数を上げる
必要がない。このため、発振器の消費電流の増加や、発
振が不安定になる、等の不都合は発生しない。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではバイナリカウンタ11はクロック信号の立
ち下がりに同期して計数を行ない、かつラッチ回路13は
クロック信号の立ち下がりに同期して信号をラッチする
場合について説明したが、これはその反対にクロック信
号の立ち上がりに同期して計数もしくはラッチする形式
のものを使用するようにしてもよい。また、この場合に
は、フリップフロップ回路21の出力信号Q1とフリップフ
ロップ回路22の出力信号Q2の反転信号との論理積を取る
ことにより判定信号DJを得るように判定回路14の構成を
変更する必要がある。

［発明の効果］ 以上説明したようにこの発明によれば、クロック信号の
周波数を上げずに、従って消費電流の増加を伴わずに高
精度に計時を行なうことができる計時回路を提供するこ
とができる。

【図面の簡単な説明】

第１図はこの発明の計時回路の一実施例の構成を示す回
路図、第２図はこの実施例回路のタイミングチャート、
第３図は従来回路の回路図である。 11……バイナリカウンタ、12……アンドゲート、13……
ラッチ回路、14……判定回路、15……Ｔ型フリップフロ
ップ回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】計時開始信号及び計時停止信号をクロック
   信号の第１のレベルから第２のレベルへの遷移時に同期
   してラッチし、計時期間に対応した長さの計時制御信号
   を発生する計時制御信号発生手段と、 上記計時制御信号に基づき上記クロック信号を出力制御
   する出力制御手段と、 上記出力制御手段から出力されるクロック信号を係数し
   てｎビットの計数信号を出力する第１の係数手段と、 上記計時停止信号を上記クロック信号の第２のレベルか
   ら第１のレベルへの遷移時に同期してラッチするＤ型の
   第１のフリップフロップ回路、上記第１のフリップフロ
   ップ回路の出力を反転する信号反転回路、上記計時停止
   信号を上記クロック信号の第１のレベルから第２のレベ
   ルへの遷移時に同期してラッチするＤ型の第２のフリッ
   プフロップ回路及び上記信号反転回路の出力と上記第２
   のフリップフロップ回路の出力との論理和信号を得る論
   理回路からなり、上記計時停止信号が上記計時制御信号
   発生手段に供給される時点が上記クロック信号の第２の
   レベルから第１のレベルへの遷移時よりも前か後を判定
   する判定手段と、 上記判定手段における判定出力に応じて、上記第１の係
   数手段のｎビットの計数信号の最下位ビット信号よりも
   １ビット下位の計数信号を出力する第２の計数手段 とを具備したことを特徴とする計時回路。