JPH0762954B2 - ワ−ド線選択・駆動回路 - Google Patents
ワ−ド線選択・駆動回路Info
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- JPH0762954B2 JPH0762954B2 JP3156121A JP15612191A JPH0762954B2 JP H0762954 B2 JPH0762954 B2 JP H0762954B2 JP 3156121 A JP3156121 A JP 3156121A JP 15612191 A JP15612191 A JP 15612191A JP H0762954 B2 JPH0762954 B2 JP H0762954B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリのワード線
選択・駆動回路に関し、更に詳細にいえば、ワード線ブ
ーストを用いた場合でも、ワード線選択・駆動動作を高
速に且つ誤動作なしに行なうことができるこのような回
路に関する。
選択・駆動回路に関し、更に詳細にいえば、ワード線ブ
ーストを用いた場合でも、ワード線選択・駆動動作を高
速に且つ誤動作なしに行なうことができるこのような回
路に関する。
【０００２】
【従来の技術】本出願人に譲渡された、Ｈ．Ｈ．Ｃｈａ
ｏ他の米国特許第４６７８９４１号はＣＭＯＳ半導体メ
モリにおけるワード線ブースト・クロツクおよびデコー
ダ・ドライバ回路を示している。図１はこの米国特許に
示されているデコーダ・ドライバ回路に対応する回路を
示している。ＮＯＲ型デコーダ１はワード・アドレスに
応答し、選択時にノードＮ１に高レベル（５Ｖ）を与
え、非選択時にノードＮ１に低レベル（０Ｖ）を与え
る。デコーダ１の出力はデコーダ・ドライバ手段２、３
に供給され、減結合デバイスとして働くＰチヤネル型Ｆ
ＥＴ Ｑ１、Ｑ３を介してＮチヤネル型パス・ゲートＦ
ＥＴ Ｑ２、Ｑ４のゲートに結合される。パス・ゲート
ＦＥＴ Ｑ２、Ｑ４の一端はワード線クロツクφX1、φ
X2に接続され、他端はワード線ＷＬ１、ＷＬ２に接続さ
れる。ワード線ＷＬ１は、代表して１つだけ示されてい
るメモリ・セル４のアクセスＦＥＴ ＱＡ１のゲートに
接続され、ワード線ＷＬ２は、メモリ・セル５のアクセ
スＦＥＴ ＱＡ２のゲートに接続されている。
ｏ他の米国特許第４６７８９４１号はＣＭＯＳ半導体メ
モリにおけるワード線ブースト・クロツクおよびデコー
ダ・ドライバ回路を示している。図１はこの米国特許に
示されているデコーダ・ドライバ回路に対応する回路を
示している。ＮＯＲ型デコーダ１はワード・アドレスに
応答し、選択時にノードＮ１に高レベル（５Ｖ）を与
え、非選択時にノードＮ１に低レベル（０Ｖ）を与え
る。デコーダ１の出力はデコーダ・ドライバ手段２、３
に供給され、減結合デバイスとして働くＰチヤネル型Ｆ
ＥＴ Ｑ１、Ｑ３を介してＮチヤネル型パス・ゲートＦ
ＥＴ Ｑ２、Ｑ４のゲートに結合される。パス・ゲート
ＦＥＴ Ｑ２、Ｑ４の一端はワード線クロツクφX1、φ
X2に接続され、他端はワード線ＷＬ１、ＷＬ２に接続さ
れる。ワード線ＷＬ１は、代表して１つだけ示されてい
るメモリ・セル４のアクセスＦＥＴ ＱＡ１のゲートに
接続され、ワード線ＷＬ２は、メモリ・セル５のアクセ
スＦＥＴ ＱＡ２のゲートに接続されている。
【０００３】このＣＭＯＳ半導体メモリでは、Ｎ型ウエ
ル技術が用いられ、周辺回路からの少数キヤリア注入お
よび放射線によるソフト・エラーを減じるため、メモリ
・セルのアクセス・トランジスタＱＡとしてＰチヤネル
型ＦＥＴが用いられている。ワード線ＷＬ１が選択され
る時は、デコーダ１が選択されてパス・ゲートＦＥＴＱ
２のゲートに高レベルを与え、低レベルにあるワード線
クロツクφX1をワード線ＷＬ１に結合する。この時アク
セスＦＥＴ ＱＡ１が導通し、キヤパシタＣＳ１にデー
タを記憶することができる。記憶電荷がアクセスＦＥＴ
ＱＡのスレシヨルド電圧損を受ける場合は、記憶電荷
量が少なくなり、したがつて、動作効率が低下し、また
誤動作の原因になる。この問題を解決するため、上記米
国特許では、φX1の低レベルとして０Ｖではなく、例え
ば約−２Ｖにブーストされた電圧を用いている。
ル技術が用いられ、周辺回路からの少数キヤリア注入お
よび放射線によるソフト・エラーを減じるため、メモリ
・セルのアクセス・トランジスタＱＡとしてＰチヤネル
型ＦＥＴが用いられている。ワード線ＷＬ１が選択され
る時は、デコーダ１が選択されてパス・ゲートＦＥＴＱ
２のゲートに高レベルを与え、低レベルにあるワード線
クロツクφX1をワード線ＷＬ１に結合する。この時アク
セスＦＥＴ ＱＡ１が導通し、キヤパシタＣＳ１にデー
タを記憶することができる。記憶電荷がアクセスＦＥＴ
ＱＡのスレシヨルド電圧損を受ける場合は、記憶電荷
量が少なくなり、したがつて、動作効率が低下し、また
誤動作の原因になる。この問題を解決するため、上記米
国特許では、φX1の低レベルとして０Ｖではなく、例え
ば約−２Ｖにブーストされた電圧を用いている。
【０００４】実際のメモリでは、デコーダ１およびドラ
イバ手段２、３の組は多数個設けられ、ワード線クロツ
クφX1は対応するドライバ手段２のパス・ゲートＦＥＴ
Ｑ２に共通に印加され、ワード線クロツクφX2は対応
するドライバ手段３のパス・ゲートＦＥＴ Ｑ４に共通
に印加される。したがつて、１つのワード・デコーダに
よつて選択されるワード線のうちの特定の１つのワード
線が低レベルのワード線クロツクφX1またはφX2によつ
て選択される。ワード線クロツクφX1、φX2は、通常、
周知のように、ワード・アドレス・ビツトの一部をデコ
ードするプリデコード動作によつて発生しうる。Ｐチヤ
ネルＦＥＴ Ｑ５−Ｑ８は選択されないワード線を５Ｖ
にクランプするためのものである。
イバ手段２、３の組は多数個設けられ、ワード線クロツ
クφX1は対応するドライバ手段２のパス・ゲートＦＥＴ
Ｑ２に共通に印加され、ワード線クロツクφX2は対応
するドライバ手段３のパス・ゲートＦＥＴ Ｑ４に共通
に印加される。したがつて、１つのワード・デコーダに
よつて選択されるワード線のうちの特定の１つのワード
線が低レベルのワード線クロツクφX1またはφX2によつ
て選択される。ワード線クロツクφX1、φX2は、通常、
周知のように、ワード・アドレス・ビツトの一部をデコ
ードするプリデコード動作によつて発生しうる。Ｐチヤ
ネルＦＥＴ Ｑ５−Ｑ８は選択されないワード線を５Ｖ
にクランプするためのものである。
【０００５】図１の回路では、デコード動作の完了を待
たずにワード線クロツクを活性化できるため、高速であ
るという利点を有する。しかしながら、選択されないデ
コーダに関連するワード線回路において問題が生じうる
ことが判明した。いま、デコーダ１が選択されず、ワー
ド線クロツクφX1が選択されるものとする。ノードＮ１
は０Ｖにある。ノードＮ２は減結合ＦＥＴ Ｑ１により
浮動状態に置かれている。ノードＮ２はφX1の負電圧に
よりキヤパシタＣ１を介して負にブーストされ、パス・
ゲートＱ２はオフである。したがつて、選択されないデ
コーダ１に接続されたワード線は選択されない。このよ
うに容量結合を利用してパス・ゲートＦＥＴのゲート・
ノードをプル・ダウンする方法は通常の動作の場合満足
的である。しかしながら、小さなキヤパシタＣ１だけ
で、ブーストされたゲート電圧を安定に保持することは
難しい。
たずにワード線クロツクを活性化できるため、高速であ
るという利点を有する。しかしながら、選択されないデ
コーダに関連するワード線回路において問題が生じうる
ことが判明した。いま、デコーダ１が選択されず、ワー
ド線クロツクφX1が選択されるものとする。ノードＮ１
は０Ｖにある。ノードＮ２は減結合ＦＥＴ Ｑ１により
浮動状態に置かれている。ノードＮ２はφX1の負電圧に
よりキヤパシタＣ１を介して負にブーストされ、パス・
ゲートＱ２はオフである。したがつて、選択されないデ
コーダ１に接続されたワード線は選択されない。このよ
うに容量結合を利用してパス・ゲートＦＥＴのゲート・
ノードをプル・ダウンする方法は通常の動作の場合満足
的である。しかしながら、小さなキヤパシタＣ１だけ
で、ブーストされたゲート電圧を安定に保持することは
難しい。
【０００６】例えば、Ｑ１のゲートに負のノイズが加わ
り、Ｑ１を介してノードＮ１からノードＮ２にチヤージ
が流れた時は、ＦＥＴ Ｑ２が導通する可能性がある。
パス・ゲートＦＥＴ Ｑ２が導通した場合は、この時オ
ンになつているクランプＦＥＴＱ５およびパス・ゲート
ＦＥＴ Ｑ２を介してφX1クロツク回路にチヤージが流
れ、φX1の低レベルが上昇する。したがつて、選択され
たワード線の電圧レベルも上昇し、書込み電圧損が生じ
る。また、ＦＥＴ Ｑ５によるクランプが十分でない場
合は、選択されないワード線ＷＬ１の電圧がφX1に向つ
て減少し、非選択セルの情報が破壊される可能性があ
る。いわゆるページ・モードまたはスタテイツク・カラ
ム・モードにおいてＲＡＳ（Ｒow Ａddress Ｓtrob
e）を活性状態に保つて連続読取り動作をする場合、特
にノイズが発生しやすく、上記の問題が起こりやすい。
り、Ｑ１を介してノードＮ１からノードＮ２にチヤージ
が流れた時は、ＦＥＴ Ｑ２が導通する可能性がある。
パス・ゲートＦＥＴ Ｑ２が導通した場合は、この時オ
ンになつているクランプＦＥＴＱ５およびパス・ゲート
ＦＥＴ Ｑ２を介してφX1クロツク回路にチヤージが流
れ、φX1の低レベルが上昇する。したがつて、選択され
たワード線の電圧レベルも上昇し、書込み電圧損が生じ
る。また、ＦＥＴ Ｑ５によるクランプが十分でない場
合は、選択されないワード線ＷＬ１の電圧がφX1に向つ
て減少し、非選択セルの情報が破壊される可能性があ
る。いわゆるページ・モードまたはスタテイツク・カラ
ム・モードにおいてＲＡＳ（Ｒow Ａddress Ｓtrob
e）を活性状態に保つて連続読取り動作をする場合、特
にノイズが発生しやすく、上記の問題が起こりやすい。
【０００７】特開昭６３−１２９５９６号はメモリ・セ
ルに記憶されるデータのスレシヨルド電圧損をなくすた
め、ワード線の電圧を電源電圧以上にする、キヤパシタ
を用いたブーストアツプ回路を示している。しかしこの
特開昭には、本発明のようにキヤパシタを用いずにスタ
テイツク方式でデコーダ出力をレベル変換することは示
されていない。
ルに記憶されるデータのスレシヨルド電圧損をなくすた
め、ワード線の電圧を電源電圧以上にする、キヤパシタ
を用いたブーストアツプ回路を示している。しかしこの
特開昭には、本発明のようにキヤパシタを用いずにスタ
テイツク方式でデコーダ出力をレベル変換することは示
されていない。
【０００８】
【発明が解決しようとする課題】本発明の目的は、高速
であり且つワード線ブーストを用いた場合でも誤動作を
生じないワード線選択・駆動回路を提供することであ
る。
であり且つワード線ブーストを用いた場合でも誤動作を
生じないワード線選択・駆動回路を提供することであ
る。
【０００９】
【課題を解決するための手段】ワード・デコーダとワー
ド線駆動ＦＥＴを含む駆動回路との間に、ワード・デコ
ーダの論理出力をレベル変換するスタテイツクな論理レ
ベル変換回路が接続される。レベル変換回路は、駆動Ｆ
ＥＴを非導通にする方向にワード・デコーダの論理レベ
ル電圧スイングの範囲を拡大する。すなわち、ワード・
デコーダの出力論理レベルのうち、駆動ＦＥＴの導通を
減少させる方の論理レベルが、駆動ＦＥＴの導通を減少
させる方向にブーストされる。
ド線駆動ＦＥＴを含む駆動回路との間に、ワード・デコ
ーダの論理出力をレベル変換するスタテイツクな論理レ
ベル変換回路が接続される。レベル変換回路は、駆動Ｆ
ＥＴを非導通にする方向にワード・デコーダの論理レベ
ル電圧スイングの範囲を拡大する。すなわち、ワード・
デコーダの出力論理レベルのうち、駆動ＦＥＴの導通を
減少させる方の論理レベルが、駆動ＦＥＴの導通を減少
させる方向にブーストされる。
【００１０】具体的にいうと、論理レベル変換回路は、
駆動ＦＥＴを導通にするための第１電圧レベルを有する
第１電圧源と、駆動ＦＥＴを非導通にするための第２電
圧レベルを有する第２電圧源と、第１および第２の電圧
源の間に接続され、関連するワード・デコーダの出力が
高論理レベルおよび低論理レベルの一方の論理レベルに
ある時第１電圧源を駆動ＦＥＴのデート電極に結合して
駆動ＦＥＴを導通にし、他方の論理レベルにある時第２
電圧源を駆動ＦＥＴのゲート電極に結合して駆動ＦＥＴ
を非導通にするＦＥＴ回路手段を有する。駆動ＦＥＴが
Ｎチャネル型の場合、第１電圧レベルはワード・デコー
ダの高論理レベルに等しく、第２電圧源はワード・デコ
ーダの低論理レベルよりも低い電圧を有する。駆動ＦＥ
ＴがＰチャネル型の場合、第１電圧レベルはワード・デ
コーダの低論理レベルに等しく、第２電圧レベルは、ワ
ード・デコーダの高論理レベルよりも高い電圧を有す
る。
駆動ＦＥＴを導通にするための第１電圧レベルを有する
第１電圧源と、駆動ＦＥＴを非導通にするための第２電
圧レベルを有する第２電圧源と、第１および第２の電圧
源の間に接続され、関連するワード・デコーダの出力が
高論理レベルおよび低論理レベルの一方の論理レベルに
ある時第１電圧源を駆動ＦＥＴのデート電極に結合して
駆動ＦＥＴを導通にし、他方の論理レベルにある時第２
電圧源を駆動ＦＥＴのゲート電極に結合して駆動ＦＥＴ
を非導通にするＦＥＴ回路手段を有する。駆動ＦＥＴが
Ｎチャネル型の場合、第１電圧レベルはワード・デコー
ダの高論理レベルに等しく、第２電圧源はワード・デコ
ーダの低論理レベルよりも低い電圧を有する。駆動ＦＥ
ＴがＰチャネル型の場合、第１電圧レベルはワード・デ
コーダの低論理レベルに等しく、第２電圧レベルは、ワ
ード・デコーダの高論理レベルよりも高い電圧を有す
る。
【００１１】論理レベル変換回路はスタテイツク・モー
ドで動作し、すなわち、電圧のブーストに容量結合また
はキヤパシタ・チヤージを使用せず、ノイズの影響が少
ない。したがつて、ワード・デコーダが選択されない時
は、駆動ＦＥＴに印加されるワード線駆動パルス源の状
態に関係なく、駆動ＦＥＴを安全に且つ確実に非導通状
態に保つことができる。
ドで動作し、すなわち、電圧のブーストに容量結合また
はキヤパシタ・チヤージを使用せず、ノイズの影響が少
ない。したがつて、ワード・デコーダが選択されない時
は、駆動ＦＥＴに印加されるワード線駆動パルス源の状
態に関係なく、駆動ＦＥＴを安全に且つ確実に非導通状
態に保つことができる。
【００１２】ワード線駆動ＦＥＴがＮチヤネル型ＦＥＴ
の場合、第１電圧源は正電圧、第２電圧源はワード・デ
コーダからの低論理レベルよりも低い負電圧であり、ワ
ード線駆動ＦＥＴがＰチヤネル型ＦＥＴの場合、第１電
圧源はグランド電圧、第２電圧源はワード・デコーダか
らの高論理レベルよりも高い正電圧である。
の場合、第１電圧源は正電圧、第２電圧源はワード・デ
コーダからの低論理レベルよりも低い負電圧であり、ワ
ード線駆動ＦＥＴがＰチヤネル型ＦＥＴの場合、第１電
圧源はグランド電圧、第２電圧源はワード・デコーダか
らの高論理レベルよりも高い正電圧である。
【００１３】
【実施例】図２は本発明のワード線選択・駆動回路の一
実施例を示している。図２の実施例は、Ｐ型基板中のＮ
型ウエルにＰチヤネル型メモリ・セル・アクセスＦＥＴ
を形成するようにしたＣＭＯＳメモリと共に用いられ
る。ワード・デコーダ１０はこの例ではＮＡＮＤ型デコ
ーダであり、ワード・アドレス入力によつて選択された
時低論理レベル、例えばグランド電圧レベルを発生し、
選択されない時高論理レベル、例えばＶｄｄ＝５Ｖを発
生する。デコーダ１０は本発明による論理レベル変換回
路１４を介してワード線駆動回路１６に接続される。
実施例を示している。図２の実施例は、Ｐ型基板中のＮ
型ウエルにＰチヤネル型メモリ・セル・アクセスＦＥＴ
を形成するようにしたＣＭＯＳメモリと共に用いられ
る。ワード・デコーダ１０はこの例ではＮＡＮＤ型デコ
ーダであり、ワード・アドレス入力によつて選択された
時低論理レベル、例えばグランド電圧レベルを発生し、
選択されない時高論理レベル、例えばＶｄｄ＝５Ｖを発
生する。デコーダ１０は本発明による論理レベル変換回
路１４を介してワード線駆動回路１６に接続される。
【００１４】駆動回路１６はＮチヤネル型駆動ＦＥＴま
たは転送ゲートＦＥＴ Ｔ９およびＮチヤネル型駆動Ｆ
ＥＴまたは転送ゲートＦＥＴ Ｔ１０を含む。ＦＥＴ
Ｔ９のソース電極は、ワード線駆動パルス源として働く
ワード線クロツクφX1に接続され、ドレイン電極はワー
ド線ＷＬ１に接続される。ＦＥＴ Ｔ１０のソースはも
う１つのワード線駆動パルス源として働くワード線クロ
ツクφX2に接続され、ドレインはワード線ＷＬ２に接続
される。ワード線ＷＬ１は、Ｐチヤネル型アクセスＦＥ
Ｔ ＴＡ１および記憶キヤパシタＣＳ１よりなるメモリ
・セル２０に接続され、ワード線ＷＬ２は、Ｐチヤネル
型アクセスＦＥＴ ＴＡ２および記憶キヤパシタＣＳ２
よりなるメモリ・セル２２に接続される。各ワード線の
メモリ・セルは代表して１つだけ示されている。
たは転送ゲートＦＥＴ Ｔ９およびＮチヤネル型駆動Ｆ
ＥＴまたは転送ゲートＦＥＴ Ｔ１０を含む。ＦＥＴ
Ｔ９のソース電極は、ワード線駆動パルス源として働く
ワード線クロツクφX1に接続され、ドレイン電極はワー
ド線ＷＬ１に接続される。ＦＥＴ Ｔ１０のソースはも
う１つのワード線駆動パルス源として働くワード線クロ
ツクφX2に接続され、ドレインはワード線ＷＬ２に接続
される。ワード線ＷＬ１は、Ｐチヤネル型アクセスＦＥ
Ｔ ＴＡ１および記憶キヤパシタＣＳ１よりなるメモリ
・セル２０に接続され、ワード線ＷＬ２は、Ｐチヤネル
型アクセスＦＥＴ ＴＡ２および記憶キヤパシタＣＳ２
よりなるメモリ・セル２２に接続される。各ワード線の
メモリ・セルは代表して１つだけ示されている。
【００１５】メモリは、このようなワード・デコーダ、
論理レベル変換回路および駆動回路の組を多数個有す
る。残りの組の１つが、同じ参照番号にサフイツクス"
Ａ"を付けた破線のブロツクで概略的に示されている。
ワード線クロツクφX1は異なる駆動回路の対応する駆動
ＦＥＴ Ｔ９およびＴ９Ａに共通に印加され、ワード線
クロツクφX2は他の対応する駆動ＦＥＴ Ｔ１０および
Ｔ１０Ａに共通に印加される。
論理レベル変換回路および駆動回路の組を多数個有す
る。残りの組の１つが、同じ参照番号にサフイツクス"
Ａ"を付けた破線のブロツクで概略的に示されている。
ワード線クロツクφX1は異なる駆動回路の対応する駆動
ＦＥＴ Ｔ９およびＴ９Ａに共通に印加され、ワード線
クロツクφX2は他の対応する駆動ＦＥＴ Ｔ１０および
Ｔ１０Ａに共通に印加される。
【００１６】ワード線クロツクφX1およびφX2は、選択
時に、負電圧、例えば約−２Ｖにブーストされ、非選択
時に、正の電源電圧、例えば５Ｖにあるものとする。ク
ロツクφX1およびφX2はワード・アドレス・ビツトの一
部をプリデコードすることによつて発生しうる。
時に、負電圧、例えば約−２Ｖにブーストされ、非選択
時に、正の電源電圧、例えば５Ｖにあるものとする。ク
ロツクφX1およびφX2はワード・アドレス・ビツトの一
部をプリデコードすることによつて発生しうる。
【００１７】次に、論理レベル変換回路について説明す
る。各レベル変換回路１４、１４Ａは同じ回路構成を有
する。レベル変換回路の目的は、関連するデコーダが選
択されない時に、ワード線クロツクφX1、φX2の状態に
関係なく、関連する駆動回路の駆動ＦＥＴを確実に非導
通に保つようにデコーダ出力をレベル変換することであ
る。
る。各レベル変換回路１４、１４Ａは同じ回路構成を有
する。レベル変換回路の目的は、関連するデコーダが選
択されない時に、ワード線クロツクφX1、φX2の状態に
関係なく、関連する駆動回路の駆動ＦＥＴを確実に非導
通に保つようにデコーダ出力をレベル変換することであ
る。
【００１８】レベル変換回路１４は、電源電圧Ｖｄｄ、
例えば５Ｖとグランドとの間に直列に接続されインバー
タとして働くＰチヤネル型ＦＥＴ Ｔ１およびＮチヤネ
ル型ＦＥＴ Ｔ２を有する。ＦＥＴ Ｔ１、Ｔ２のゲー
トはワード・デコーダ１０の出力（ノードＮ１）に共通
に接続されている。論理レベル変換回路１４は、電源電
圧Ｖｄｄと−２．５Ｖの電圧源との間に直列に接続され
たＰチヤネルＦＥＴＴ３、ＮチヤネルＦＥＴ Ｔ４およ
びＮチヤネルＦＥＴ Ｔ５を有し、さらに、電源電圧Ｖ
ｄｄと−２．５Ｖの電圧源との間に直列に接続されたＰ
チヤネルＦＥＴ Ｔ６、ＮチヤネルＦＥＴ Ｔ７および
ＮチヤネルＦＥＴ Ｔ８を有する。−２．５Ｖの電圧源
はワード・デコーダの低論理レベルがブーストされる電
圧を与える。
例えば５Ｖとグランドとの間に直列に接続されインバー
タとして働くＰチヤネル型ＦＥＴ Ｔ１およびＮチヤネ
ル型ＦＥＴ Ｔ２を有する。ＦＥＴ Ｔ１、Ｔ２のゲー
トはワード・デコーダ１０の出力（ノードＮ１）に共通
に接続されている。論理レベル変換回路１４は、電源電
圧Ｖｄｄと−２．５Ｖの電圧源との間に直列に接続され
たＰチヤネルＦＥＴＴ３、ＮチヤネルＦＥＴ Ｔ４およ
びＮチヤネルＦＥＴ Ｔ５を有し、さらに、電源電圧Ｖ
ｄｄと−２．５Ｖの電圧源との間に直列に接続されたＰ
チヤネルＦＥＴ Ｔ６、ＮチヤネルＦＥＴ Ｔ７および
ＮチヤネルＦＥＴ Ｔ８を有する。−２．５Ｖの電圧源
はワード・デコーダの低論理レベルがブーストされる電
圧を与える。
【００１９】ＦＥＴ Ｔ３およびＴ４のゲート電極はノ
ードＮ１に共通に接続され、ＦＥＴＴ６およびＴ７のゲ
ート電極はインバータＴ１、Ｔ２の出力（ノードＮ４）
に共通に接続されている。ＦＥＴ Ｔ３およびＴ４の直
列接続点（ノードＮ２）は駆動ＦＥＴ Ｔ９、Ｔ１０の
ゲート電極に接続されると共に、ＦＥＴ Ｔ８のゲート
電極に接続される。ＦＥＴ Ｔ５のゲート電極はＦＥＴ
Ｔ６とＴ７の直列接続点（ノードＮ３）に接続されて
いる。
ードＮ１に共通に接続され、ＦＥＴＴ６およびＴ７のゲ
ート電極はインバータＴ１、Ｔ２の出力（ノードＮ４）
に共通に接続されている。ＦＥＴ Ｔ３およびＴ４の直
列接続点（ノードＮ２）は駆動ＦＥＴ Ｔ９、Ｔ１０の
ゲート電極に接続されると共に、ＦＥＴ Ｔ８のゲート
電極に接続される。ＦＥＴ Ｔ５のゲート電極はＦＥＴ
Ｔ６とＴ７の直列接続点（ノードＮ３）に接続されて
いる。
【００２０】ＦＥＴ Ｔ５およびＴ８は、後述するよう
に、ＦＥＴ Ｔ３、Ｔ４を含む直列回路およびＦＥＴ
Ｔ６、Ｔ７を含む直列回路に貫通電流が流れるのを防止
するように働く。インバータＴ１、Ｔ２および直列回路
Ｔ６、Ｔ７、Ｔ８はＦＥＴＴ５のゲートに−２．５Ｖを
結合する手段として働き、直列回路Ｔ３、Ｔ４、Ｔ５は
ＦＥＴ Ｔ８のゲートに−２．５Ｖを結合する手段とし
て働く。
に、ＦＥＴ Ｔ３、Ｔ４を含む直列回路およびＦＥＴ
Ｔ６、Ｔ７を含む直列回路に貫通電流が流れるのを防止
するように働く。インバータＴ１、Ｔ２および直列回路
Ｔ６、Ｔ７、Ｔ８はＦＥＴＴ５のゲートに−２．５Ｖを
結合する手段として働き、直列回路Ｔ３、Ｔ４、Ｔ５は
ＦＥＴ Ｔ８のゲートに−２．５Ｖを結合する手段とし
て働く。
【００２１】動作において、デコーダ１０が選択された
場合、ノードＮ１は低論理レベル（グランド・レベル）
にあり、Ｔ３はオンになる。ノードＮ１の低レベルはＴ
４のゲートにも印加される。Ｔ４の導通が弱まり、ノー
ドＮ２の電圧を上昇させる。ノードＮ２の高レベルはＴ
８、Ｔ９、Ｔ１０をオンにする。一方、ノードＮ１の低
レベルはインバータＴ１、Ｔ２によつて反転され、ノー
ドＮ４を高レベルにし、Ｔ６をオフ、Ｔ７をオンにす
る。結果として、ノードＮ３の電圧は−２．５Ｖにな
り、Ｔ５をオフにする。この時ノードＮ２はＶｄｄにあ
り、Ｔ８、Ｔ９、Ｔ１０のゲート電極にＶｄｄの電圧を
与える。したがつて、デコーダ１０が選択された時は、
ワード線クロツクφX1、φX2がワード線ＷＬ１、ＷＬ２
に結合され、低レベルのワード線クロツクによつてワー
ド線の選択が行なわれる。
場合、ノードＮ１は低論理レベル（グランド・レベル）
にあり、Ｔ３はオンになる。ノードＮ１の低レベルはＴ
４のゲートにも印加される。Ｔ４の導通が弱まり、ノー
ドＮ２の電圧を上昇させる。ノードＮ２の高レベルはＴ
８、Ｔ９、Ｔ１０をオンにする。一方、ノードＮ１の低
レベルはインバータＴ１、Ｔ２によつて反転され、ノー
ドＮ４を高レベルにし、Ｔ６をオフ、Ｔ７をオンにす
る。結果として、ノードＮ３の電圧は−２．５Ｖにな
り、Ｔ５をオフにする。この時ノードＮ２はＶｄｄにあ
り、Ｔ８、Ｔ９、Ｔ１０のゲート電極にＶｄｄの電圧を
与える。したがつて、デコーダ１０が選択された時は、
ワード線クロツクφX1、φX2がワード線ＷＬ１、ＷＬ２
に結合され、低レベルのワード線クロツクによつてワー
ド線の選択が行なわれる。
【００２２】デコーダ１０が選択されない場合、ノード
Ｎ１は高論理レベル（電源電圧レベル）にあり、Ｔ３は
オフ、Ｔ４はオンである。ノードＮ１の高レベルはイン
バータＴ１、Ｔ２によつて反転され、ノードＮ４を低レ
ベルにし、Ｔ６をオンにする。ノードＮ４の低レベルは
Ｔ７のゲートにも印加される。Ｔ７の導通が弱まり、ノ
ードＮ３の電圧を上昇させる。その結果、Ｔ５が導通
し、ノードＮ２の電圧は−２．５Ｖの電圧になり、Ｔ
８、Ｔ９、Ｔ１０をオフにする。したがつて、ワード・
デコーダの論理レベル電圧スイングは（０Ｖ−Ｖｄｄ）
から（−２．５−Ｖｄｄ）に拡大される。
Ｎ１は高論理レベル（電源電圧レベル）にあり、Ｔ３は
オフ、Ｔ４はオンである。ノードＮ１の高レベルはイン
バータＴ１、Ｔ２によつて反転され、ノードＮ４を低レ
ベルにし、Ｔ６をオンにする。ノードＮ４の低レベルは
Ｔ７のゲートにも印加される。Ｔ７の導通が弱まり、ノ
ードＮ３の電圧を上昇させる。その結果、Ｔ５が導通
し、ノードＮ２の電圧は−２．５Ｖの電圧になり、Ｔ
８、Ｔ９、Ｔ１０をオフにする。したがつて、ワード・
デコーダの論理レベル電圧スイングは（０Ｖ−Ｖｄｄ）
から（−２．５−Ｖｄｄ）に拡大される。
【００２３】駆動ＦＥＴ Ｔ９、Ｔ１０のスレシヨルド
電圧をＶＴＮ、ワード線クロツクのブーストされた低レ
ベルをφＸＬ、駆動ＦＥＴのゲート電圧をＶＧとした
時、駆動ＦＥＴはＶＧ＜ＶＴＮ＋φＸＬの時非導通にな
る。ＶＴＮ＝１．０Ｖ、φＸＬ＝−２．０Ｖの時は、ゲ
ート電圧が−１．０Ｖよりも小さければ駆動ＦＥＴを確
実にオフにできる。
電圧をＶＴＮ、ワード線クロツクのブーストされた低レ
ベルをφＸＬ、駆動ＦＥＴのゲート電圧をＶＧとした
時、駆動ＦＥＴはＶＧ＜ＶＴＮ＋φＸＬの時非導通にな
る。ＶＴＮ＝１．０Ｖ、φＸＬ＝−２．０Ｖの時は、ゲ
ート電圧が−１．０Ｖよりも小さければ駆動ＦＥＴを確
実にオフにできる。
【００２４】本発明の１つの特徴は、論理レベル変換回
路がスタテイツク動作し、したがつて非常にノイズに強
いことである。
路がスタテイツク動作し、したがつて非常にノイズに強
いことである。
【００２５】本発明のもう１つの特徴は、ＦＥＴ Ｔ
５、Ｔ８による貫通電流の防止である。ＦＥＴ Ｔ５が
なかつた場合、ＦＥＴ Ｔ４のソースは−２．５Ｖに結
合される。したがつて、デコーダ１０が選択されてノー
ドＮ１が低の時Ｔ４は完全にはオフにならず、Ｔ３、Ｔ
４を通つて貫通電流が流れる。これを防止するため、Ｔ
５が挿入される。ノードＮ１が低の時ノードＮ３は−
２．５Ｖになり、Ｔ５を完全にオフにしてＴ３、Ｔ４を
通る貫通電流を防止する。同様に、デコーダ１０が選択
されずノードＮ１が高の時したがつてノードＮ４が低の
時は、Ｔ６、Ｔ７を含む直列回路においても貫通電流の
問題が生じる。ノードＮ１が高の時はノードＮ２が−
２．５Ｖになり、Ｔ８を完全にオフにしてＴ６、Ｔ７を
通る貫通電流を防止する。
５、Ｔ８による貫通電流の防止である。ＦＥＴ Ｔ５が
なかつた場合、ＦＥＴ Ｔ４のソースは−２．５Ｖに結
合される。したがつて、デコーダ１０が選択されてノー
ドＮ１が低の時Ｔ４は完全にはオフにならず、Ｔ３、Ｔ
４を通つて貫通電流が流れる。これを防止するため、Ｔ
５が挿入される。ノードＮ１が低の時ノードＮ３は−
２．５Ｖになり、Ｔ５を完全にオフにしてＴ３、Ｔ４を
通る貫通電流を防止する。同様に、デコーダ１０が選択
されずノードＮ１が高の時したがつてノードＮ４が低の
時は、Ｔ６、Ｔ７を含む直列回路においても貫通電流の
問題が生じる。ノードＮ１が高の時はノードＮ２が−
２．５Ｖになり、Ｔ８を完全にオフにしてＴ６、Ｔ７を
通る貫通電流を防止する。
【００２６】図２では、ＦＥＴ Ｔ５、Ｔ８はそれぞれ
Ｔ４と−２．５Ｖ電圧源との間およびＴ７と−２．５Ｖ
電圧源との間に接続されているが、これらは共通ゲート
ＦＥＴの間に挿入されてもよい。いずれの場合でも、Ｔ
４およびＴ５はノードＮ２と−２．５電圧源との間に接
続され、Ｔ７およびＴ８はノードＮ３と−２．５Ｖ電圧
源との間に接続される。図３はＴ８を共通ゲートＦＥＴ
Ｔ６とＴ７との間に接続した例を示している。この場
合でも、図２の場合と同様の結果が得られる。
Ｔ４と−２．５Ｖ電圧源との間およびＴ７と−２．５Ｖ
電圧源との間に接続されているが、これらは共通ゲート
ＦＥＴの間に挿入されてもよい。いずれの場合でも、Ｔ
４およびＴ５はノードＮ２と−２．５電圧源との間に接
続され、Ｔ７およびＴ８はノードＮ３と−２．５Ｖ電圧
源との間に接続される。図３はＴ８を共通ゲートＦＥＴ
Ｔ６とＴ７との間に接続した例を示している。この場
合でも、図２の場合と同様の結果が得られる。
【００２７】図４はＮ型基板中のＰ型ウエルにＮチヤネ
ル型アクセスＦＥＴを形成するようにしたＣＭＯＳメモ
リと共に使用するのに適した実施例を示している。図２
の構成要素と対応する構成要素は同じ参照番号に文字"
Ｂ"を付けて示されている。駆動ＦＥＴ Ｔ９Ｂ、Ｔ１
０ＢはＰチヤネル型ＦＥＴであり、ワード線クロツクφ
X1、φX2は選択時に電源電圧（この例では、＋３．５
Ｖ）よりも高い電圧（例えば、＋５Ｖ）にブーストされ
る。
ル型アクセスＦＥＴを形成するようにしたＣＭＯＳメモ
リと共に使用するのに適した実施例を示している。図２
の構成要素と対応する構成要素は同じ参照番号に文字"
Ｂ"を付けて示されている。駆動ＦＥＴ Ｔ９Ｂ、Ｔ１
０ＢはＰチヤネル型ＦＥＴであり、ワード線クロツクφ
X1、φX2は選択時に電源電圧（この例では、＋３．５
Ｖ）よりも高い電圧（例えば、＋５Ｖ）にブーストされ
る。
【００２８】ワード・デコーダ１０Ｂは低レベル（グラ
ンド・レベル）と高レベル（＋３．５Ｖ）との間でスイ
ングする論理出力を発生し、選択された時低レベルを発
生し、選択されない時高レベルを与える。
ンド・レベル）と高レベル（＋３．５Ｖ）との間でスイ
ングする論理出力を発生し、選択された時低レベルを発
生し、選択されない時高レベルを与える。
【００２９】論理レベル変換回路１４Ｂにおいて、３．
５Ｖ電源とグランドとの間に接続されたＰチヤネルＦＥ
Ｔ Ｔ１ＢおよびＮチヤネルＦＥＴ Ｔ２Ｂはインバー
タを構成する。インバータＦＥＴのゲートはデコーダの
出力（ノードＮ１）に接続されている。レベル変換回路
１４Ｂはデコーダからの低レベルに応答してノードＮ２
の低レベルを駆動ＦＥＴ Ｔ９Ｂ、Ｔ１０Ｂに結合し、
これらをオンにする。また、回路１４Ｂはデコーダから
の高レベルに応答して、Ｔ５ＢおよびＴ４Ｂを介して＋
５Ｖ電圧源をＴ９Ｂ、Ｔ１０Ｂに結合する。したがつ
て、デコーダ１０Ｂが選択されない場合は、ワード線ク
ロツクがブーストされた時でもＦＥＴ Ｔ９Ｂ、Ｔ１０
Ｂを確実にオフに保つことができる。
５Ｖ電源とグランドとの間に接続されたＰチヤネルＦＥ
Ｔ Ｔ１ＢおよびＮチヤネルＦＥＴ Ｔ２Ｂはインバー
タを構成する。インバータＦＥＴのゲートはデコーダの
出力（ノードＮ１）に接続されている。レベル変換回路
１４Ｂはデコーダからの低レベルに応答してノードＮ２
の低レベルを駆動ＦＥＴ Ｔ９Ｂ、Ｔ１０Ｂに結合し、
これらをオンにする。また、回路１４Ｂはデコーダから
の高レベルに応答して、Ｔ５ＢおよびＴ４Ｂを介して＋
５Ｖ電圧源をＴ９Ｂ、Ｔ１０Ｂに結合する。したがつ
て、デコーダ１０Ｂが選択されない場合は、ワード線ク
ロツクがブーストされた時でもＦＥＴ Ｔ９Ｂ、Ｔ１０
Ｂを確実にオフに保つことができる。
【００３０】ＦＥＴ Ｔ５ＢはノードＮ１が低レベルの
時ノードＮ３から＋５Ｖの電圧を受取つてオフになり、
Ｔ４ＢおよびＴ３Ｂを通る貫通電流を防止する。ＦＥＴ
Ｔ８ＢはノードＮ１が高レベルの時ノードＮ２から＋
５Ｖの電圧を受取つてオフになり、Ｔ７ＢおよびＴ６Ｂ
を通る貫通電流を防止する。ＦＥＴ Ｔ５Ｂ、Ｔ８Ｂは
共通ゲートＦＥＴ Ｔ３ＢとＴ４Ｂとの間およびＴ６Ｂ
とＴ７Ｂとの間に挿入されてもよい。
時ノードＮ３から＋５Ｖの電圧を受取つてオフになり、
Ｔ４ＢおよびＴ３Ｂを通る貫通電流を防止する。ＦＥＴ
Ｔ８ＢはノードＮ１が高レベルの時ノードＮ２から＋
５Ｖの電圧を受取つてオフになり、Ｔ７ＢおよびＴ６Ｂ
を通る貫通電流を防止する。ＦＥＴ Ｔ５Ｂ、Ｔ８Ｂは
共通ゲートＦＥＴ Ｔ３ＢとＴ４Ｂとの間およびＴ６Ｂ
とＴ７Ｂとの間に挿入されてもよい。
【００３１】本発明のレベル変換回路はワード線クロツ
クφX1、φX2のための電圧ブースト手段としても利用で
き、これによれば、安定で信頼性あるワード線ブースト
を実現できる。
クφX1、φX2のための電圧ブースト手段としても利用で
き、これによれば、安定で信頼性あるワード線ブースト
を実現できる。
【００３２】
【発明の効果】本発明の回路は容量結合を用いない完全
スタテイツク・モードで安定に動作し、したがつて、ワ
ード線ブーストを用いた場合でも、選択されないデコー
ダと関連する駆動ＦＥＴを確実にオフ状態に保つことが
できる。また、ワード・デコーダの動作完了を待たずに
ワード線クロツクを活性化できるから、高速である。貫
通電流が防止され、したがつて電力消費が少なく、動作
効率が高い。
スタテイツク・モードで安定に動作し、したがつて、ワ
ード線ブーストを用いた場合でも、選択されないデコー
ダと関連する駆動ＦＥＴを確実にオフ状態に保つことが
できる。また、ワード・デコーダの動作完了を待たずに
ワード線クロツクを活性化できるから、高速である。貫
通電流が防止され、したがつて電力消費が少なく、動作
効率が高い。
【図１】従来のワード線選択・駆動回路を示す図であ
る。
る。
【図２】本発明のワード線選択・駆動回路の第１の実施
例を示す図である。
例を示す図である。
【図３】本発明のワード線選択・駆動回路の第２の実施
例を示す図である。
例を示す図である。
【図４】本発明のワード線選択・駆動回路の第３の実施
例を示す図である。
例を示す図である。
１０、１０Ａ、１０Ｂ ワード・デコーダ １４、１４Ａ、１４Ｂ 論理レベル変換回路 １６、１６Ａ、１６Ｂ 駆動回路 φX1、φX2 ワード線クロツク
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−246516（ＪＰ，Ａ) 特開 昭59−213090（ＪＰ，Ａ) 特開 平４−302896（ＪＰ，Ａ)
Claims (6)
- 【請求項１】アドレス入力に応答して高論理レベルと低
論理レベルとの間で変化する出力を発生する複数のワー
ド・デコーダと、一方の通電電極がワード駆動パルス源
に接続され他方の通電電極がワード線に接続された少な
くとも１つのＮチャネル型駆動ＦＥＴをそれぞれ含む、
各前記ワード・デコーダ毎に設けられた駆動回路とを有
し、異なる前記駆動回路の前記駆動ＦＥＴが前記ワード
駆動パルスを共通に受取るように構成されたワード線選
択・駆動回路において、 各前記ワード・デコーダと関連駆動回路の前記駆動ＦＥ
Ｔのゲート電極との間に接続された論理レベル変換回路
を有し、 各前記論理レベル変換回路は、 前記駆動ＦＥＴを導通にするための第１電圧レベルを有
する第１電圧源と、 前記駆動ＦＥＴを非導通にするための第２電圧レベルを
有する第２電圧源と、 前記第１および第２の電圧源の間に接続され、関連する
ワード・デコーダの出力が前記高論理レベルおよび低論
理レベルの一方の論理レベルにある時前記第１電圧源を
前記駆動ＦＥＴのゲート電極に結合して前記駆動ＦＥＴ
を導通にし、他方の論理レベルにある時前記第２電圧源
を前記駆動ＦＥＴのゲート電極に結合して前記駆動ＦＥ
Ｔを非導通にするＦＥＴ回路手段を有し、 前記第１電圧レベルは前記高論理レベルに実質的に等し
い電圧を有し、前記第２電圧レベルは前記低論理レベル
よりも低い電圧を有することを特徴とするワード線選択
・駆動回路。 - 【請求項２】請求項１において、前記ＦＥＴ回路手段
は、前記第１および第２の電圧源の間に直列に接続され
たＰチャネル型の第１ＦＥＴ、Ｎチャネル型の第２ＦＥ
Ｔおよび第３ＦＥＴを含む第１直列回路を含み、 前記第１および第２のＦＥＴのゲート電極は前記ワード
・デコーダの出力に結合され、 前記第１および第２のＦＥＴの間の回路点は前記駆動Ｆ
ＥＴのゲート電極に接続され、 前記第２および第３のＦＥＴは前記回路点と前記第２電
圧源との間に直列に接続されており、 前記ＦＥＴ回路手段はさらに、前記一方の論理レベルに
応答して前記第３ＦＥＴのゲート電極に前記第２電圧源
を結合する手段を有することを特徴とするワード線選択
・駆動回路。 - 【請求項３】請求項２において、前記結合する手段は、
前記第１および第２の電圧源の間に直列に接続されたＰ
チャネル型の第４ＦＥＴ、Ｎチャネル型の第５ＦＥＴお
よび第６ＦＥＴを含む第２直列回路を含み、 前記第６ＦＥＴのゲート電極は前記第１および第２のＦ
ＥＴの間の前記回路点に接続され、 前記第３ＦＥＴのゲート電極は前記第４および第５のＦ
ＥＴの間の回路点に接続され、 前記第５および第６のＦＥＴは前記第４および第５のＦ
ＥＴの間の前記回路点と前記第２電圧源との間に接続さ
れ、 前記ＦＥＴ回路手段は、関連するワード・デコーダの出
力に応答して前記第１および第２のＦＥＴのゲート電極
と前記第４および第５のＦＥＴのゲート電極とを相補的
に駆動するインバータを有することを特徴とするワード
線選択・駆動回路。 - 【請求項４】アドレス入力に応答して高論理レベルと低
論理レベルとの間で変化する出力を発生する複数のワー
ド・デコーダと、一方の通電電極がワード駆動パルス源
に接続され他方の通電電極がワード線に接続された少な
くとも１つのＰチャネル型駆動ＦＥＴをそれぞれ含む、
各前記ワード・デコーダ毎に設けられた駆動回路とを有
し、異なる前記駆動回路の前記駆動ＦＥＴが前記ワード
駆動パルスを共通に受取るように構成されたワード線選
択・駆動回路において、 各前記ワード・デコーダと関連駆動回路の前記駆動ＦＥ
Ｔのゲート電極との間に接続された論理レベル変換回路
を有し、 各前記論理レベル変換回路は、 前記駆動ＦＥＴを導通にするための第１電圧レベルを有
する第１電圧源と、 前記駆動ＦＥＴを非導通にするための第２電圧レベルを
有する第２電圧源と、 前記第１および第２の電圧源の間に接続され、関連する
ワード・デコーダの出力が前記高論理レベルおよび低論
理レベルの一方の論理レベルにある時前記第１電圧源を
前記駆動ＦＥＴのゲート電極に結合して前記駆動ＦＥＴ
を導通にし、他方の論理レベルにある時前記第２電圧源
を前記駆動ＦＥＴのゲート電極に結合して前記駆動ＦＥ
Ｔを非導通にするＦＥＴ回路手段を有し、 前記第１電圧レベルは前記低論理レベルに実質的に等し
い電圧を有し、前記第２電圧レベルは前記高論理レベル
よりも高い電圧を有することを特徴とするワード線選択
・駆動回路。 - 【請求項５】請求項４において、前記ＦＥＴ回路手段
は、前記第１および第２の電圧源の間に直列に接続され
たＮチャネル型の第１ＦＥＴ、Ｐチャネル型の第２ＦＥ
Ｔおよび第３ＦＥＴを含む第１直列回路を含み、 前記第１および第２のＦＥＴのゲート電極は前記ワード
・デコーダの出力に結合され、 前記第１および第２のＦＥＴの間の回路点は前記駆動Ｆ
ＥＴのゲート電極に接続され、 前記第２および第３のＦＥＴは前記回路点と前記第２電
圧源との間に直列に接続されており、 前記ＦＥＴ回路手段はさらに、前記一方の論理レベルに
応答して前記第３ＦＥＴのゲート電極に前記第２電圧源
を結合する手段を有することを特徴とするワード線選択
・駆動回路。 - 【請求項６】請求項５において、前記結合する手段は、
前記第１および第２の電圧源の間に直列に接続されたＮ
チャネル型の第４ＦＥＴ、Ｐチャネル型の第５ＦＥＴお
よび第６ＦＥＴを含む第２直列回路を含み、 前記第６ＦＥＴのゲート電極は前記第１および第２のＦ
ＥＴの間の前記回路点に接続され、 前記第３ＦＥＴのゲート電極は前記第４および第５のＦ
ＥＴの間の回路点に接続され、 前記第５および第６のＦＥＴは前記第４および第５のＦ
ＥＴの間の前記回路点と前記第２電圧源との間に接続さ
れ、 前記ＦＥＴ回路手段は、関連するワード・デコーダの出
力に応答して前記第１および第２のＦＥＴのゲート電極
と前記第４および第５のＦＥＴのゲート電極とを相補的
に駆動するインバータを有することを特徴とするワード
線選択・駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156121A JPH0762954B2 (ja) | 1991-05-31 | 1991-05-31 | ワ−ド線選択・駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156121A JPH0762954B2 (ja) | 1991-05-31 | 1991-05-31 | ワ−ド線選択・駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0512865A JPH0512865A (ja) | 1993-01-22 |
| JPH0762954B2 true JPH0762954B2 (ja) | 1995-07-05 |
Family
ID=15620782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3156121A Expired - Lifetime JPH0762954B2 (ja) | 1991-05-31 | 1991-05-31 | ワ−ド線選択・駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0762954B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5202248B2 (ja) | 2008-11-26 | 2013-06-05 | パナソニック株式会社 | 半導体記憶装置 |
-
1991
- 1991-05-31 JP JP3156121A patent/JPH0762954B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0512865A (ja) | 1993-01-22 |
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