JPH0766038B2 - Integrated circuit device - Google Patents
Integrated circuit deviceInfo
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- JPH0766038B2 JPH0766038B2 JP61186647A JP18664786A JPH0766038B2 JP H0766038 B2 JPH0766038 B2 JP H0766038B2 JP 61186647 A JP61186647 A JP 61186647A JP 18664786 A JP18664786 A JP 18664786A JP H0766038 B2 JPH0766038 B2 JP H0766038B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ,デジタル混在の集積回路装置に
関し、特にそのアナログ回路部分の動作テストの容易化
を図ったもに関する。TECHNICAL FIELD The present invention relates to an analog / digital mixed integrated circuit device, and more particularly to a device for facilitating an operation test of an analog circuit portion thereof.
アナログ,デジタル混在の集積回路装置において、特に
デジタル回路部の出力が外部端子に出力されずに、内部
直結でアナログ回路部に出力されるものの場合、そのア
ナログ回路部の動作チェックのためにテスト用の端子を
別途設ける事が従来より行われている。In an integrated circuit device with a mixture of analog and digital, especially if the output of the digital circuit part is not directly output to the external terminal but is directly connected to the analog circuit part and is output to the analog circuit part, the test is performed to check the operation of the analog circuit part. It has been conventionally practiced to separately provide a terminal.
第2図はその従来の例であり、図中、10はデジタル回路
部、20はアナログ回路部、1はアナログ入力端子、2は
テスト状態選択端子、A,Bはスイッチ、5はインバータ
である。FIG. 2 is a conventional example thereof, in which 10 is a digital circuit section, 20 is an analog circuit section, 1 is an analog input terminal, 2 is a test state selection terminal, A and B are switches, and 5 is an inverter. .
なお、アナログ回路部20はオペアンプ21、抵抗22,23、
容量24,25、アナログ部出力端子4から構成されてい
る。The analog circuit section 20 includes an operational amplifier 21, resistors 22 and 23,
It is composed of capacitors 24 and 25 and an analog section output terminal 4.
またスイッチA及びBはそれぞれMOSFETA1,A2及びB1,B2
から構成されている。The switches A and B are MOSFETs A1, A2 and B1, B2, respectively.
It consists of
なお本従来装置は図示しない動作モード制御端子に印加
されるハイ,ロウレベルの制御信号に応じてその動作モ
ード(動作状態)が制御される。The operation mode (operation state) of the conventional device is controlled according to the high and low level control signals applied to the operation mode control terminal (not shown).
第2図の回路はCMOS回路のデジタル出力を、アナログ回
路部20であるアクティブフィルタを介して外部に出力し
ようとするものである。The circuit of FIG. 2 is intended to output the digital output of the CMOS circuit to the outside through the active filter which is the analog circuit section 20.
スイッチA,Bは端子2によって制御され、端子2がL0の
時、スイッチAはON、BはOFFし、端子2がHiの時、ス
イッチAはOFF、BはONである。アナログ回路部はオペ
アンプ21を有し、該オペアンプをアクティブフィルタと
して動作させている。The switches A and B are controlled by the terminal 2. When the terminal 2 is L 0 , the switch A is ON and B is OFF, and when the terminal 2 is Hi, the switch A is OFF and B is ON. The analog circuit section has an operational amplifier 21, which operates as an active filter.
通常使用時は端子2をL0として、デジタル回路部10の出
力がアナログ回路部20ふ導かれる。テスト状態の時は端
子2をHiとして、デジタル回路部10の出力を断ち、これ
に代えて、端子1からの入力をアナログ回路部20へ導
く。このとき同時に端子1からテスト用の信号電圧を入
力するが、この信号電圧として例えばDC電圧を与える事
により、出力のオフセット電圧をテストしたり、正弦波
を与えてゲインや周波数特性(いわゆるf特),出力イ
ンピーダンス等を容易にチェックする事ができる。During normal use, the terminal 2 is set to L 0 and the output of the digital circuit section 10 is guided to the analog circuit section 20. In the test state, the terminal 2 is set to Hi and the output of the digital circuit section 10 is cut off. Instead, the input from the terminal 1 is guided to the analog circuit section 20. At this time, a test signal voltage is input from the terminal 1 at the same time. For example, a DC voltage is applied as the signal voltage to test the offset voltage of the output, or a sine wave is applied to the gain or frequency characteristic (so-called f characteristic). ), Output impedance etc. can be easily checked.
ところでこれらのテストを通常状態のままで行わなけれ
ばならないアナログデジタル混在の集積回路装置の場
合、入力がパルス状態であるためテストの種類が制限さ
れてしまい、しかもその周波数やデューティ等が簡単に
変えられない場合はテストが非常に困難となるが、従来
の集積回路装置では上述のようにアナログ回路部に直接
外部から信号を入力できるので、アナログ回路部のテス
トを容易に実施することができる。By the way, in the case of an analog-digital mixed integrated circuit device in which these tests must be performed in a normal state, the type of test is limited because the input is in a pulse state, and the frequency, duty, etc. can be easily changed. If it is not, the test becomes very difficult, but in the conventional integrated circuit device, a signal can be directly input to the analog circuit unit from the outside as described above, so that the test of the analog circuit unit can be easily performed.
しかるにこの従来の集積回路装置では、アナログ回路部
のテストのために端子を2つ必要とし、集積回路の端子
数増加を招くという欠点があった。However, this conventional integrated circuit device has a drawback that it requires two terminals for testing the analog circuit portion, which causes an increase in the number of terminals of the integrated circuit.
この発明は、上記のような従来のものの問題点を解決す
るためになされたもので、アナログ回路部の動作テスト
を、それ専用の端子を設けることなく行うことができる
集積回路装置を得ることを目的としている。The present invention has been made to solve the above-mentioned problems of the conventional ones, and an integrated circuit device capable of performing an operation test of an analog circuit section without providing a terminal dedicated thereto is provided. Has an aim.
この発明に係る集積回路装置は、同一半導体基板上にア
ナログ回路部とデジタル回路部とが混在して形成され、
上記デジタル回路部の出力が装置内部で上記アナログ回
路部に接続されるとともに、ハイレベルまたはロウレベ
ルの制御信号に応じて上記デジタル回路部の動作状態が
制御される集積回路装置において、上記ハイレベルまた
はロウレベルの制御信号またはこれらの中間レベルの制
御信号が印加される制御端子と、該制御端子に上記ハイ
レベルまたはロウレベルの制御信号が印加された時は該
制御信号を上記デジタル回路部にその制御信号として伝
達し、上記中間レベルの制御信号が印加された時は装置
を上記アナログ回路部のテストモードとして上記中間レ
ベルの制御信号を上記デジタル回路部の出力信号に代え
て上記アナログ回路部にテスト用信号として与えるアナ
ログ部テスト用回路とを設けたものである。An integrated circuit device according to the present invention is formed by mixing an analog circuit portion and a digital circuit portion on the same semiconductor substrate,
In an integrated circuit device in which the output of the digital circuit unit is connected to the analog circuit unit inside the device, and the operating state of the digital circuit unit is controlled according to a high level or low level control signal, the high level or A control terminal to which a low-level control signal or an intermediate level control signal is applied, and when the high-level or low-level control signal is applied to the control terminal, the control signal is sent to the digital circuit section. When the control signal of the intermediate level is applied, the device is set to the test mode of the analog circuit section, and the control signal of the intermediate level is replaced with the output signal of the digital circuit section for testing the analog circuit section. It is provided with an analog section test circuit which is given as a signal.
この発明においては、上述のように構成したことによ
り、制御端子にハイレベルとロウレベルの中間レベルの
信号を加えるとアナログ回路部のテストモードになり、
アナログ回路部に当該中間レベルの制御信号がテスト信
号として加わるから、動作モード制御端子をテスト状態
選択端子としてのみならずテスト用のアナログ信号入力
端子としても使用することができる。According to the present invention, with the above-described configuration, when a signal at an intermediate level between the high level and the low level is applied to the control terminal, the analog circuit section enters the test mode,
Since the intermediate level control signal is applied to the analog circuit section as a test signal, the operation mode control terminal can be used not only as a test state selection terminal but also as a test analog signal input terminal.
以下、この発明の一実施例を図について説明する。第1
図は本発明の一実施例による集積回路装置を示し、第3
図はこれを電源電圧5VのCMOS集積回路で実現した場合の
具体的な回路構成例である。An embodiment of the present invention will be described below with reference to the drawings. First
FIG. 3 shows an integrated circuit device according to an embodiment of the present invention.
The figure shows a concrete circuit configuration example when this is realized by a CMOS integrated circuit with a power supply voltage of 5V.
第1図において、第2図と同一符号は同一のものを示
し、30はテストモード判定回路であり、スイッチA,スイ
ッチBとともに、制御端子3にハイレベルまたはロウレ
ベルの制御信号が印加された時は該制御信号をデジタル
回路部10にその制御信号として伝達し、ハイレベルとロ
ウレベルの中間レベルの制御信号が印加された時は装置
を上記アナログ回路部20のテストモードとして該中間レ
ベルの制御信号を上記デジタル回路部10の出力信号に代
えて上記アナログ回路部20にテスト用信号として与える
アナログ部テスト用回路を構成する。3は制御端子であ
る。この制御端子3は通常時HiまたはL0の入力電圧によ
りデジタル部の動作状態を選択するためのもので、定常
的にはHiまたはL0の電圧で固定されて使われるものであ
り、本発明に限らず存在し得るものである。In FIG. 1, the same reference numerals as those in FIG. 2 indicate the same elements, and 30 is a test mode determination circuit, which is used when a high-level or low-level control signal is applied to the control terminal 3 together with the switch A and the switch B. Transmits the control signal to the digital circuit section 10 as its control signal, and when a control signal of an intermediate level between high level and low level is applied, the device is set to the test mode of the analog circuit section 20 and the control signal of the intermediate level is set. In place of the output signal of the digital circuit section 10, an analog section test circuit is provided to the analog circuit section 20 as a test signal. Reference numeral 3 is a control terminal. The control terminal 3 is for normally selecting the operating state of the digital section by the input voltage of Hi or L 0 , and is normally fixed at the voltage of Hi or L 0 for use. It can exist without being limited to.
しかし、本発明では、この制御端子に別の役割を与えて
おり、デジタルの動作モード制御端子の他、テスト状態
制御端子及びアナログ入力端子としても使用できるよう
にしている。即ち、通常時は制御端子はHiまたはL0であ
り、この入力がテストモード判定回路30に導かれる。こ
こでHiまたはL0の電圧の時には、通常動作状態であると
判定し、bのラインへはデジタル回路部10の動作制御情
報が送られ、かつラインcへはスイッチAをONし、スイ
ッチBをOFFするような情報が送られる。これによって
デジタル回路部は正常に動作状態が選択され、かつデジ
タル回路部の出力は正常にアナログ回路部へ伝達され
る。However, in the present invention, this control terminal is given another role so that it can be used as a test state control terminal and an analog input terminal in addition to the digital operation mode control terminal. That is, the control terminal is normally Hi or L 0 , and this input is guided to the test mode determination circuit 30. Here, when the voltage is Hi or L 0 , it is determined to be in the normal operation state, the operation control information of the digital circuit unit 10 is sent to the line b, and the switch A is turned on to the line c and the switch B is turned on. Information that turns off is sent. As a result, the operating state of the digital circuit section is normally selected, and the output of the digital circuit section is normally transmitted to the analog circuit section.
一方、テスト状態では制御端子にはHI及びL0の中間のDC
電圧が印加され、かつAC電圧も重畳する事ができる。つ
まりテストモード判定回路ではラインaよりの入力をHi
でもL0でもない、第3の情報として認識し、テスト状態
と判定する。この事により、ラインcにはスイッチAを
OFF,スイッチBをONさせるような情報が送られ、これに
よりデジタル回路部よりのアナログ回路部への信号が切
断される結果、ラインbには何らかの情報が出るが、そ
の情報には意味がなくなり、またラインaからの信号が
アナログ回路部へ伝達されるので、制御端子3には、Hi
またはLoとして検出されない電圧範囲でアナログテスト
用入力信号を加える事ができる。On the other hand, in the test state, the control terminal has a DC voltage between HI and L 0.
Voltage is applied and AC voltage can also be superimposed. That is, in the test mode determination circuit, the input from line a
However, it is not L 0 and is recognized as the third information, and is determined to be the test state. As a result, switch A is installed on line c.
Information is sent to turn OFF and switch B ON, which disconnects the signal from the digital circuit section to the analog circuit section. As a result, some information appears on line b, but that information has no meaning. Since the signal from the line a is transmitted to the analog circuit section, the control terminal 3 has Hi
Alternatively, an analog test input signal can be applied in the voltage range where it is not detected as Lo.
アナログ回路部のテストは殆ど電源電圧の1/2ほどのDC
電圧入力でチェックする事ができるため、この入力電圧
範囲はテストを阻害するものにはなり得ない。Most of the analog circuit tests are DC, which is about 1/2 of the power supply voltage.
This input voltage range cannot be a hindrance to the test as it can be checked at the voltage input.
第3図は第1図の回路を5V単一電源のCMOS集積回路に適
用したものの具体的な回路例であり、図中、31,32は電
圧比較器、33はアンドゲート、34はインバータである。FIG. 3 is a concrete circuit example of the circuit shown in FIG. 1 applied to a CMOS integrated circuit with a single 5 V power supply. In the figure, 31 and 32 are voltage comparators, 33 is an AND gate, and 34 is an inverter. is there.
電圧比較器31の非反転入力端子には+4Vの基準電圧が、
電圧比較器32の反転入力端子には+1Vの基準電圧がそれ
ぞれ印加されている。従って制御端子の入力電圧が1V以
下ならばLo入力に、4V以上ならばHi入力にそれぞれ相当
する。このHiまたはLo入力の時ラインbによってデジタ
ル回路部の動作は正確に選択され、かつスイッチAがO
N,スイッチBがOFFとなり、デジタル回路部の出力がア
ナログ回路部へ正確に入力される。一方制御端子の入力
が1Vから4Vの間では、スイッチAがOFF,スイッチBがON
となり、ラインaの電圧がアナログ回路部に導かれる。
このときラインbの電圧はHiとなるが、デジタル回路部
の出力信号はアナログ回路部へは導かれない。The reference voltage of + 4V is applied to the non-inverting input terminal of the voltage comparator 31.
A reference voltage of +1 V is applied to the inverting input terminals of the voltage comparator 32, respectively. Therefore, if the input voltage of the control terminal is 1V or less, it corresponds to Lo input, and if it is 4V or more, it corresponds to Hi input. When the Hi or Lo input is applied, the operation of the digital circuit section is accurately selected by the line b, and the switch A is turned on.
N and the switch B are turned off, and the output of the digital circuit section is accurately input to the analog circuit section. On the other hand, when the control terminal input is between 1V and 4V, switch A is OFF and switch B is ON.
And the voltage on line a is guided to the analog circuit section.
At this time, the voltage of the line b becomes Hi, but the output signal of the digital circuit section is not guided to the analog circuit section.
以上により、例えば瞬時DC電圧が1Vから4Vまで振れる正
弦波入力を制御端子に入力すると、テスト状態となって
その信号をアナログ回路部へ入力する事ができ、これに
よりアナログ回路部のテストが実施出来る。From the above, for example, if a sine wave input with an instantaneous DC voltage swing of 1V to 4V is input to the control terminal, the test state is entered and the signal can be input to the analog circuit section. I can.
このように、本実施例によれば、端子数を増やす事なく
アナログ回路部のテストをする事ができる。As described above, according to this embodiment, the analog circuit section can be tested without increasing the number of terminals.
なお、上記実施例ではデジタル回路部出力が集積回路装
置内部でアナログ回路部に直結されているもののみを示
したが、本発明は動作モード制御端子を有するものであ
れば全てのアナログ,デジタル混在の装置に適用でき、
上記実施例と同様の効果を奏する。In the above embodiment, only the output of the digital circuit unit is directly connected to the analog circuit unit inside the integrated circuit device, but the present invention is applicable to all analog and digital mixed devices as long as it has an operation mode control terminal. Can be applied to
The same effect as that of the above embodiment is obtained.
またスイッチAとスイッチBとを、他のデジタル回路部
とアナログ回路部との接続部分にも配置することによ
り、1個のテストモード判定回路で、任意の複数個のア
ナログ回路をテストすることができ、しかもそのテスト
のための入力端子は常に1個でよい。Further, by arranging the switch A and the switch B also in the connecting portion between the other digital circuit section and the analog circuit section, one test mode determination circuit can test arbitrary plural analog circuits. Yes, and only one input terminal is required for the test.
以上のように、本発明に係る集積回路装置によれば、同
一半導体基板上にアナログ回路部とデジタル回路部とが
混在して形成され、上記デジタル回路部の出力が装置内
部で上記アナログ回路部に接続されるとともに、ハイレ
ベルまたはロウレベルの制御信号に応じて上記デジタル
回路部の動作状態が制御される集積回路装置において、
上記ハイレベルまたはロウレベルの制御信号またはこれ
らの中間レベルの制御信号が印加される制御端子と、該
制御端子に上記ハイレベルまたはロウレベルの制御信号
が印加された時は該制御信号を上記デジタル回路部にそ
の制御信号として伝達し、上記中間レベルの制御信号が
印加された時は装置を上記アナログ回路部のテストモー
ドとして上記中間レベルの制御信号を上記デジタル回路
部の出力信号に代えて上記アナログ回路部にテスト用信
号として与えるアナログ部テスト用回路とを設けるよう
にしたので、アナログ回路部の動作テストを別途端子を
設けることなく容易に行うことができるという効果があ
る。As described above, according to the integrated circuit device of the present invention, the analog circuit part and the digital circuit part are formed in a mixed manner on the same semiconductor substrate, and the output of the digital circuit part is the analog circuit part inside the device. In an integrated circuit device connected to, the operating state of the digital circuit section is controlled according to a high-level or low-level control signal,
A control terminal to which the high-level or low-level control signal or a control signal at an intermediate level thereof is applied, and when the high-level or low-level control signal is applied to the control terminal, the control signal is applied to the digital circuit unit. To the analog circuit instead of the output signal of the digital circuit section by setting the device as a test mode of the analog circuit section when the control signal of the intermediate level is applied to the analog circuit. Since the analog section test circuit provided as a test signal is provided in the section, the operation test of the analog circuit section can be easily performed without providing a separate terminal.
第1図は本発明の一実施例による集積回路装置を示す回
路図、第2図は従来の集積回路装置を示す回路図、第3
図は第1図の具体的な回路構成を示す図である。 図において、10はデジタル回路部、20はアナログ回路
部、30はテストモード判定回路(アナログ部テスト用回
路)、A,Bはスイッチ、3は動作モード制御端子であ
る。FIG. 1 is a circuit diagram showing an integrated circuit device according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional integrated circuit device, and FIG.
The figure is a diagram showing a specific circuit configuration of FIG. In the figure, 10 is a digital circuit section, 20 is an analog circuit section, 30 is a test mode determination circuit (analog section test circuit), A and B are switches, and 3 is an operation mode control terminal.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 H01L 27/04 T ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 27/04 H01L 27/04 T
Claims (1)
タル回路部とが混在して形成され、上記デジタル回路部
の出力が装置内部で上記アナログ回路部に接続されると
ともに、ハイレベルまたはロウレベルの制御信号に応じ
て上記デジタル回路部の動作状態が制御される集積回路
装置において、 上記ハイレベルまたはロウレベルの制御信号またはこれ
らの中間レベルの制御信号が印加される制御端子と、 該制御端子に上記ハイレベルまたはロウレベルの制御信
号が印加された時は該制御信号を上記デジタル回路部に
その制御信号として伝達し、上記中間レベルの制御信号
が印加された時は装置を上記アナログ回路部のテストモ
ードとして上記中間レベルの制御信号を上記デジタル回
路部の出力信号に代えて上記アナログ回路部にテスト用
信号として与えるアナログ部テスト用回路とを備えたこ
とを特徴とする集積回路装置。1. An analog circuit section and a digital circuit section are formed in a mixed manner on the same semiconductor substrate, and the output of the digital circuit section is connected to the analog circuit section inside the device, and at the high level or low level. In an integrated circuit device in which the operation state of the digital circuit unit is controlled according to a control signal, a control terminal to which the high-level or low-level control signal or a control signal at an intermediate level thereof is applied, and the control terminal When a high-level or low-level control signal is applied, the control signal is transmitted to the digital circuit section as its control signal, and when the intermediate-level control signal is applied, the apparatus is operated in the test mode of the analog circuit section. As a substitute for the output signal of the digital circuit section for the intermediate level control signal, the analog circuit section is supplied with a test signal. Integrated circuit device characterized by comprising an analog part test circuit for providing a.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186647A JPH0766038B2 (en) | 1986-08-07 | 1986-08-07 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186647A JPH0766038B2 (en) | 1986-08-07 | 1986-08-07 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6342484A JPS6342484A (en) | 1988-02-23 |
| JPH0766038B2 true JPH0766038B2 (en) | 1995-07-19 |
Family
ID=16192243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61186647A Expired - Lifetime JPH0766038B2 (en) | 1986-08-07 | 1986-08-07 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766038B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2684378B2 (en) * | 1988-02-24 | 1997-12-03 | 富士写真フイルム株式会社 | Liquid developer for electrostatic image |
| JP5353684B2 (en) * | 2009-12-24 | 2013-11-27 | 三菱電機株式会社 | electric circuit |
-
1986
- 1986-08-07 JP JP61186647A patent/JPH0766038B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6342484A (en) | 1988-02-23 |
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