JPH0766969B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0766969B2 JPH0766969B2 JP62233931A JP23393187A JPH0766969B2 JP H0766969 B2 JPH0766969 B2 JP H0766969B2 JP 62233931 A JP62233931 A JP 62233931A JP 23393187 A JP23393187 A JP 23393187A JP H0766969 B2 JPH0766969 B2 JP H0766969B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、多結晶シリコン層によって構成された高抵
抗素子を負荷として使用した半導体装置及びその製造方
法に関する。
抗素子を負荷として使用した半導体装置及びその製造方
法に関する。
（従来の技術） スタティック型RAM（ランダム・アクセス・メモリ）に
使用されるメモリセルは一般に第３図の回路図に示すよ
うに構成されている。このメモリセルは、エンハンスメ
ント型（以下、Ｅ型と称する）のMOSトランジスタ（絶
縁ゲート型電界効果トランジスタ）31を駆動用のトラン
ジスタ、プルアップ用の高抵抗素子32をその負荷素子と
してそれぞれ使用したインバータ33を２個用いて構成さ
れたいわゆるE/R型メモリセルである。なお、VCC及びV
SSはメモリセルの高電位側電源電位、低電位側電源電位
であり、BL及び▲▼はビット線対、WLはワード線、
34はそれぞれＥ型トランジスタからなるメモリセル選択
用のトランスファゲートである。
使用されるメモリセルは一般に第３図の回路図に示すよ
うに構成されている。このメモリセルは、エンハンスメ
ント型（以下、Ｅ型と称する）のMOSトランジスタ（絶
縁ゲート型電界効果トランジスタ）31を駆動用のトラン
ジスタ、プルアップ用の高抵抗素子32をその負荷素子と
してそれぞれ使用したインバータ33を２個用いて構成さ
れたいわゆるE/R型メモリセルである。なお、VCC及びV
SSはメモリセルの高電位側電源電位、低電位側電源電位
であり、BL及び▲▼はビット線対、WLはワード線、
34はそれぞれＥ型トランジスタからなるメモリセル選択
用のトランスファゲートである。
ところで従来、上記メモリセルを集積化する場合、MOS
トランジスタ31と高抵抗素子32とからなるインバータ33
は第４図の断面図に示すように構成されている。すなわ
ち、第１導電型の半導体基板40上には絶縁膜41が設けら
れており、この絶縁膜41上には多結晶シリコン層42が堆
積されている。上記多結晶シリコン層42の両端部42A,42
Bはそれぞれ十分な濃度で不純物がドープされて低抵抗
化され、他と接続するためのコンタクト領域となってい
る。ところが、中間部42Cには不純物はドープされず、
従って、この中間部42Cが前記高抵抗素子32として使用
される。
トランジスタ31と高抵抗素子32とからなるインバータ33
は第４図の断面図に示すように構成されている。すなわ
ち、第１導電型の半導体基板40上には絶縁膜41が設けら
れており、この絶縁膜41上には多結晶シリコン層42が堆
積されている。上記多結晶シリコン層42の両端部42A,42
Bはそれぞれ十分な濃度で不純物がドープされて低抵抗
化され、他と接続するためのコンタクト領域となってい
る。ところが、中間部42Cには不純物はドープされず、
従って、この中間部42Cが前記高抵抗素子32として使用
される。
他方、上記基板40の表面領域には第２導電型の不純物が
ドープされた一対の拡散領域43、44が形成されており、
さらに両領域間の基板上には多結晶シリコン層で構成さ
れたゲート電極45が設けられている。上記両拡散領域4
3,44は上記MOSトランジスタ31のソース、ドレイン領域
となっており、ドレイン領域となる一方の拡散領域44に
は上記絶縁膜41に開孔されたコンタクトホールを介して
上記多結晶シリコン層の一方の端部42Aが接続されてい
る。なお、多結晶シリコン層の他方の端部42Bは高電位
側電源電位VCCに接続されており、MOSトランジスタ31の
ソース領域となる他方の拡散領域43は低電位側電源電位
VSSに接続されている。
ドープされた一対の拡散領域43、44が形成されており、
さらに両領域間の基板上には多結晶シリコン層で構成さ
れたゲート電極45が設けられている。上記両拡散領域4
3,44は上記MOSトランジスタ31のソース、ドレイン領域
となっており、ドレイン領域となる一方の拡散領域44に
は上記絶縁膜41に開孔されたコンタクトホールを介して
上記多結晶シリコン層の一方の端部42Aが接続されてい
る。なお、多結晶シリコン層の他方の端部42Bは高電位
側電源電位VCCに接続されており、MOSトランジスタ31の
ソース領域となる他方の拡散領域43は低電位側電源電位
VSSに接続されている。
このように、上記多結晶シリコン層の両端部42A,42Bは
通常、MOSトランジスタ31のドレインと電源に対してそ
れぞれコンタクトをとる必要があるために不純物が高濃
度にドープされている。また、高抵抗素子は多結晶シリ
コン層で構成されているため、後の熱処理で不純物が異
常に早く拡散し、不純物がドープされていない中間部42
Cの距離が短くなってしまう。このため、従来では第３
図中の高抵抗素子32の微細化が困難であり、もって全体
の微細化が困難であるという欠点がある。
通常、MOSトランジスタ31のドレインと電源に対してそ
れぞれコンタクトをとる必要があるために不純物が高濃
度にドープされている。また、高抵抗素子は多結晶シリ
コン層で構成されているため、後の熱処理で不純物が異
常に早く拡散し、不純物がドープされていない中間部42
Cの距離が短くなってしまう。このため、従来では第３
図中の高抵抗素子32の微細化が困難であり、もって全体
の微細化が困難であるという欠点がある。
さらに、従来では多結晶シリコン層の端部42Aと拡散領
域44との間のコンタクト特性に問題がある。さらに良好
なオーミックコンタクトを得るためには多結晶シリコン
層42に十分な濃度で不純物をドープする必要があるが、
このときのドープ量を多くしすぎると今度はパンチスル
ーを引き起こしてしまう。
域44との間のコンタクト特性に問題がある。さらに良好
なオーミックコンタクトを得るためには多結晶シリコン
層42に十分な濃度で不純物をドープする必要があるが、
このときのドープ量を多くしすぎると今度はパンチスル
ーを引き起こしてしまう。
さらに、従来ではMOSトランジスタ31のゲート電極用と
高抵抗素子用とで２層の多結晶シリコン層が必要なの
で、製造工程が複雑となる欠点がある。
高抵抗素子用とで２層の多結晶シリコン層が必要なの
で、製造工程が複雑となる欠点がある。
（発明が解決しようとする問題点） このように従来では高抵抗素子を負荷として使用する場
合に高抵抗素子の微細化が困難であり、さらに２層の多
結晶シリコン層が必要なために工程が複雑になるという
欠点がある。
合に高抵抗素子の微細化が困難であり、さらに２層の多
結晶シリコン層が必要なために工程が複雑になるという
欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、高抵抗素子の微細化が可能であり、
かつ製造工程も比較的簡単な半導体装置及びその製造方
法を提供することにある。
あり、その目的は、高抵抗素子の微細化が可能であり、
かつ製造工程も比較的簡単な半導体装置及びその製造方
法を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明の半導体装置は、シリコン半導体基体と、上記
基体上に選択的に形成された素子分離用絶縁膜と、上記
絶縁膜が設けられていない基体上及びその周辺の上記絶
縁膜上にわたって連続的に形成された単結晶シリコン層
及び多結晶シリコン層からなるシリコン層と、上記シリ
コン層の上記単結晶シリコン層の一部に設定され、不純
物が導入されたMOSトランジスタのソース、ドレイン領
域と、上記ソース、ドレイン領域上に設けられた上記MO
Sトランジスタのゲート絶縁膜及びゲート電極と、上記
ドレイン領域が設定された上記単結晶シリコン層に連続
した不純物が導入されない単結晶シリコン層を介在して
設けられ、不純物が導入されない上記シリコン層の上記
多結晶シリコン層で構成された高抵抗領域とを具備した
ことを特徴とする。
基体上に選択的に形成された素子分離用絶縁膜と、上記
絶縁膜が設けられていない基体上及びその周辺の上記絶
縁膜上にわたって連続的に形成された単結晶シリコン層
及び多結晶シリコン層からなるシリコン層と、上記シリ
コン層の上記単結晶シリコン層の一部に設定され、不純
物が導入されたMOSトランジスタのソース、ドレイン領
域と、上記ソース、ドレイン領域上に設けられた上記MO
Sトランジスタのゲート絶縁膜及びゲート電極と、上記
ドレイン領域が設定された上記単結晶シリコン層に連続
した不純物が導入されない単結晶シリコン層を介在して
設けられ、不純物が導入されない上記シリコン層の上記
多結晶シリコン層で構成された高抵抗領域とを具備した
ことを特徴とする。
さらにこの発明の半導体装置の製造方法は、シリコン半
導体基体の表面に素子分離用絶縁膜を選択的に成長させ
る工程と、エピタキシャル成長法により、上記絶縁膜が
設けられていない基体上及びその周辺の上記絶縁膜上に
わたって連続的に単結晶シリコン層及び多結晶シリコン
層からなるシリコン層を成長させる工程と、上記シリコ
ン層を各素子形成予定領域毎に分離する工程と、上記分
離されたシリコン層上にゲート絶縁膜及びゲート電極を
形成する工程と、上記分離されたシリコン層の上記単結
晶シリコン層の一部に不純物を導入してソース、ドレイ
ン領域を形成し、シリコン層の上記多結晶シリコン層の
一部に不純物を導入してコンタクト領域を形成するとと
もに上記ドレイン領域と上記コンタクト領域との間のシ
リコン層に不純物が導入されない単結晶シリコン層と不
純物が導入されない多結晶シリコン層を残し、この不純
物が導入されない多結晶シリコン層を高抵抗領域として
残す工程とを具備したことを特徴とする。
導体基体の表面に素子分離用絶縁膜を選択的に成長させ
る工程と、エピタキシャル成長法により、上記絶縁膜が
設けられていない基体上及びその周辺の上記絶縁膜上に
わたって連続的に単結晶シリコン層及び多結晶シリコン
層からなるシリコン層を成長させる工程と、上記シリコ
ン層を各素子形成予定領域毎に分離する工程と、上記分
離されたシリコン層上にゲート絶縁膜及びゲート電極を
形成する工程と、上記分離されたシリコン層の上記単結
晶シリコン層の一部に不純物を導入してソース、ドレイ
ン領域を形成し、シリコン層の上記多結晶シリコン層の
一部に不純物を導入してコンタクト領域を形成するとと
もに上記ドレイン領域と上記コンタクト領域との間のシ
リコン層に不純物が導入されない単結晶シリコン層と不
純物が導入されない多結晶シリコン層を残し、この不純
物が導入されない多結晶シリコン層を高抵抗領域として
残す工程とを具備したことを特徴とする。
（作用） この発明の半導体装置では、シリコン半導体基体上に形
成されたシリコン層のうち単結晶領域にMOSトランジス
タのソース、ドレイン領域を、多結晶シリコン領域に高
抵抗領域とを形成し、かつこの高抵抗領域のコンタクト
領域を単結晶領域に形成している、高抵抗領域のコンタ
クト領域を単結晶領域に形成するようにしているので、
不純物をドープしても染み出し量を少なくすることがで
き、これによって高抵抗領域の寸法を厳密に決定するこ
とを可能にしている。
成されたシリコン層のうち単結晶領域にMOSトランジス
タのソース、ドレイン領域を、多結晶シリコン領域に高
抵抗領域とを形成し、かつこの高抵抗領域のコンタクト
領域を単結晶領域に形成している、高抵抗領域のコンタ
クト領域を単結晶領域に形成するようにしているので、
不純物をドープしても染み出し量を少なくすることがで
き、これによって高抵抗領域の寸法を厳密に決定するこ
とを可能にしている。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図（ａ）ないし（ｆ）はこの発明の半導体装置の製
造方法を各工程を順次示す断面図である。
第１図（ａ）ないし（ｆ）はこの発明の半導体装置の製
造方法を各工程を順次示す断面図である。
まず、Ｐ型のシリコン基板10の表面に通常のLOCOS法に
よる選択酸化により、例えば0.6μｍ程度の膜厚の素子
分離用のフィールド酸化膜11を形成する（第１図
（ａ））。
よる選択酸化により、例えば0.6μｍ程度の膜厚の素子
分離用のフィールド酸化膜11を形成する（第１図
（ａ））。
次に、CVD（化学的気相成長法）により、シリコン基板1
0の露出面上に単結晶シリコンがエピタキシャル成長す
るような条件でシリコン層を全面に0.4μｍの膜厚に形
成する。このとき、シリコン基板10の露出面上及びその
近辺に形成されるシリコン層12Aはエピタキシャル層の
結晶性が非常によく、シリコン基板10に近いものとな
る。また、シリコン基板10の露出面から離れた部分のシ
リコン層12Bは多結晶シリコンになっている（第１図
（ｂ））。
0の露出面上に単結晶シリコンがエピタキシャル成長す
るような条件でシリコン層を全面に0.4μｍの膜厚に形
成する。このとき、シリコン基板10の露出面上及びその
近辺に形成されるシリコン層12Aはエピタキシャル層の
結晶性が非常によく、シリコン基板10に近いものとな
る。また、シリコン基板10の露出面から離れた部分のシ
リコン層12Bは多結晶シリコンになっている（第１図
（ｂ））。
次に上記シリコン層12A,12Bを選択エッチング法によっ
てパターニングし、素子形成予定領域にのみこのシリコ
ン層を選択的に残し、他の部分は除去する（第１図
（ｃ））。この工程で残されたシリコン層は将来、MOS
トランジスタと高抵抗素子を形成するための領域とな
る。
てパターニングし、素子形成予定領域にのみこのシリコ
ン層を選択的に残し、他の部分は除去する（第１図
（ｃ））。この工程で残されたシリコン層は将来、MOS
トランジスタと高抵抗素子を形成するための領域とな
る。
次に全面にシリコン酸化膜を20nm程度の膜厚に堆積し、
さらにその上に多結晶シリコン膜を例えば0.4μｍの膜
厚に堆積し、この後、リソグラフィ技術により両層をパ
ターニングしてシリコン酸化膜からなるゲート絶縁膜13
と多結晶シリコン膜からなるゲート電極14とを、上記単
結晶シリコンからなるシリコン層12A上に選択的に形成
する（第１図（ｄ））。
さらにその上に多結晶シリコン膜を例えば0.4μｍの膜
厚に堆積し、この後、リソグラフィ技術により両層をパ
ターニングしてシリコン酸化膜からなるゲート絶縁膜13
と多結晶シリコン膜からなるゲート電極14とを、上記単
結晶シリコンからなるシリコン層12A上に選択的に形成
する（第１図（ｄ））。
次に写真蝕刻法により所定形状のイオン注入用のマスク
15を形成し、このマスクと上記ゲート電極14とを用い
て、上記シリコン層12A,12Bに不純物として例えばAs
を、例えば40KeV、５×1015／cm2のドーズ量でイオン注
入し、この後、活性化する。これにより単結晶のシリコ
ン層12AにはＮ型のソース領域16とドレイン領域17が形
成され、多結晶シリコンからなるシリコン層12Bにはコ
ンタクト領域18とが形成され、さらにイオンがドープさ
れないシリコン層12Bには高抵抗素子19が形成される
（第１図（ｅ））。ここで、上記ドレイン領域17は単結
晶のシリコン層12Aにのみイオンを注入することによっ
て形成し、隣接した多結晶のシリコン層12Bにはイオン
が注入されないような形状に前記マスク15を形成する。
15を形成し、このマスクと上記ゲート電極14とを用い
て、上記シリコン層12A,12Bに不純物として例えばAs
を、例えば40KeV、５×1015／cm2のドーズ量でイオン注
入し、この後、活性化する。これにより単結晶のシリコ
ン層12AにはＮ型のソース領域16とドレイン領域17が形
成され、多結晶シリコンからなるシリコン層12Bにはコ
ンタクト領域18とが形成され、さらにイオンがドープさ
れないシリコン層12Bには高抵抗素子19が形成される
（第１図（ｅ））。ここで、上記ドレイン領域17は単結
晶のシリコン層12Aにのみイオンを注入することによっ
て形成し、隣接した多結晶のシリコン層12Bにはイオン
が注入されないような形状に前記マスク15を形成する。
続いて上記マスク15を除去した後、全面にBPSG膜（ボロ
ン−リン・シリコンガラス膜）等の層間絶縁膜20を1.0
μｍの膜厚で堆積し、この層間絶縁膜20に対してコンタ
クトホール21,22を開孔し、さらに全面にAlを真空蒸着
法によって堆積し、これをパターニングしてソース領域
16に接続されたVSS用の配線23及びコンタクト領域18に
接続されたVDD用の配線24を形成することによってMOSト
ランジスタと高抵抗素子とからなり、スタティック型RA
Mで使用されるインバータとしての半導体装置が完成す
る。
ン−リン・シリコンガラス膜）等の層間絶縁膜20を1.0
μｍの膜厚で堆積し、この層間絶縁膜20に対してコンタ
クトホール21,22を開孔し、さらに全面にAlを真空蒸着
法によって堆積し、これをパターニングしてソース領域
16に接続されたVSS用の配線23及びコンタクト領域18に
接続されたVDD用の配線24を形成することによってMOSト
ランジスタと高抵抗素子とからなり、スタティック型RA
Mで使用されるインバータとしての半導体装置が完成す
る。
このような方法によれば、従来、E/R形式のインバータ
を製造するのに２層の多結晶シリコン層を必要としてい
たが、上記方法によればMOSトランジスタのゲート電極
用の１層の多結晶シリコン層でこれを実現することがで
きる。このため、製造工程が従来と比べて簡単になる。
を製造するのに２層の多結晶シリコン層を必要としてい
たが、上記方法によればMOSトランジスタのゲート電極
用の１層の多結晶シリコン層でこれを実現することがで
きる。このため、製造工程が従来と比べて簡単になる。
また、第１図（ｅ）から明らかなように、高抵抗領域19
の一部は単結晶化しており、MOSトランジスタのドレイ
ン領域形成用の不純物イオンのドーピングはこの単結晶
化している領域に行なわれ、コンタクト領域18の形成の
ために多結晶シリコンからなるシリコン層12Bの一方の
端部に不純物イオンのドーピングが行なわれるのみであ
る。このため、従来技術にあった多結晶シリコン中の不
純物の異常な拡散による高抵抗素子の微細化の阻害の程
度は従来の約半分に減少し、これにより高抵抗素子19の
微細化が実現できる。
の一部は単結晶化しており、MOSトランジスタのドレイ
ン領域形成用の不純物イオンのドーピングはこの単結晶
化している領域に行なわれ、コンタクト領域18の形成の
ために多結晶シリコンからなるシリコン層12Bの一方の
端部に不純物イオンのドーピングが行なわれるのみであ
る。このため、従来技術にあった多結晶シリコン中の不
純物の異常な拡散による高抵抗素子の微細化の阻害の程
度は従来の約半分に減少し、これにより高抵抗素子19の
微細化が実現できる。
さらに高抵抗素子19とMOSトランジスタのドレイン領域1
7とが連続して形成できるので、従来で問題になってい
る両者のコンタクトの問題も全く生じない。
7とが連続して形成できるので、従来で問題になってい
る両者のコンタクトの問題も全く生じない。
第２図はこの発明の他の実施例による途中の工程を示す
断面図である。上記実施例では上記シリコン層12A,12B
を素子形成予定領域にのみ選択的に残す際に選択エッチ
ング法によって行なう場合について説明したが、これは
第２図に示すように素子形成予定領域以外の部分を選択
的に酸化してシリコン酸化膜25による分離を行なうよう
にしてもよい。このように選択酸化によるシリコン酸化
膜25を用いた分離法によれば、第１図の実施例方法に比
べて基板表面が平坦化されるので、その上に形成される
金属配線等の段切れの発生が抑制することができるとい
う効果がある。
断面図である。上記実施例では上記シリコン層12A,12B
を素子形成予定領域にのみ選択的に残す際に選択エッチ
ング法によって行なう場合について説明したが、これは
第２図に示すように素子形成予定領域以外の部分を選択
的に酸化してシリコン酸化膜25による分離を行なうよう
にしてもよい。このように選択酸化によるシリコン酸化
膜25を用いた分離法によれば、第１図の実施例方法に比
べて基板表面が平坦化されるので、その上に形成される
金属配線等の段切れの発生が抑制することができるとい
う効果がある。
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例では、シリコン層が一部だけエピタキシャ
ル成長している例について説明したが、これは全てエピ
タキシャル成長していれば高抵抗領域の部分がより高い
抵抗となるので望ましい。また活性化エネルギーも1.1e
V近くになるので、リーク電流も減少する。
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例では、シリコン層が一部だけエピタキシャ
ル成長している例について説明したが、これは全てエピ
タキシャル成長していれば高抵抗領域の部分がより高い
抵抗となるので望ましい。また活性化エネルギーも1.1e
V近くになるので、リーク電流も減少する。
［発明の効果］ 以上説明したようにこの発明によれば、高抵抗素子の微
細化が可能であり、かつ製造工程も比較的簡単な半導体
装置及びその製造方法を提供することができる。
細化が可能であり、かつ製造工程も比較的簡単な半導体
装置及びその製造方法を提供することができる。
第１図（ａ）ないし（ｆ）はこの発明の半導体装置の製
造方法を各工程を順次示す断面図、第２図はこの発明の
他の実施例による途中の工程を示す断面図、第３図は一
般的なE/R型メモリセルの回路図、第４図は従来装置で
使用されるインバータの素子構造を示す断面図である。 10…Ｐ型のシリコン基板、11…フィールド酸化膜、12A,
12B…シリコン層、13…ゲート電極、14…ゲート絶縁
膜、15…イオン注入用のマスク、16…ソース領域、17…
ドレイン領域、18…コンタクト領域、19…高抵抗素子、
20…層間絶縁膜、21,22…コンタクトホール、23…VSS用
の配線、24…VDD用の配線、25…シリコン酸化膜。
造方法を各工程を順次示す断面図、第２図はこの発明の
他の実施例による途中の工程を示す断面図、第３図は一
般的なE/R型メモリセルの回路図、第４図は従来装置で
使用されるインバータの素子構造を示す断面図である。 10…Ｐ型のシリコン基板、11…フィールド酸化膜、12A,
12B…シリコン層、13…ゲート電極、14…ゲート絶縁
膜、15…イオン注入用のマスク、16…ソース領域、17…
ドレイン領域、18…コンタクト領域、19…高抵抗素子、
20…層間絶縁膜、21,22…コンタクトホール、23…VSS用
の配線、24…VDD用の配線、25…シリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/11 Ｈ０１Ｌ 27/04 Ｐ
Claims (5)
- 【請求項１】シリコン半導体基体と、 上記基体上に選択的に形成された素子分離用絶縁膜と、 上記絶縁膜が設けられていない基体上及びその周辺の上
記絶縁膜上にわたって連続的に形成された単結晶シリコ
ン層及び多結晶シリコン層からなるシリコン層と、 上記シリコン層の上記単結晶シリコン層の一部に設定さ
れ、不純物が導入されたMOSトランジスタのソース、ド
レイン領域と、 上記ソース、ドレイン領域上に設けられた上記MOSトラ
ンジスタのゲート絶縁膜及びゲート電極と、 上記ドレイン領域が設定された上記単結晶シリコン層に
連続した不純物が導入されない単結晶シリコン層を介在
して設けられ、不純物が導入されない上記シリコン層の
上記多結晶シリコン層で構成された高抵抗領域と を具備したことを特徴とする半導体装置。 - 【請求項２】前記MOSトランジスタと高抵抗領域とが、
スタティック型ランダム・アクセス・メモリのデータ記
憶用フリップフロップを構成するインバータである特許
請求の範囲第１項に記載の半導体装置。 - 【請求項３】シリコン半導体基体の表面に素子分離用絶
縁膜を選択的に成長させる工程と、 エピタキシャル成長法により、上記絶縁膜が設けられて
いない基体上及びその周辺の上記絶縁膜上にわたって連
続的に単結晶シリコン層及び多結晶シリコン層からなる
シリコン層を成長させる工程と、 上記シリコン層を各素子形成予定領域毎に分離する工程
と、 上記分離されたシリコン層上にゲート絶縁膜及びゲート
電極を形成する工程と、 上記分離されたシリコン層の上記単結晶シリコン層の一
部に不純物を導入してソース、ドレイン領域を形成し、
シリコン層の上記多結晶シリコン層の一部に不純物を導
入してコンタクト領域を形成するとともに上記ドレイン
領域と上記コンタクト領域との間のシリコン層に不純物
が導入されない単結晶シリコン層と不純物が導入されな
い多結晶シリコン層を残し、この不純物が導入されない
多結晶シリコン層を高抵抗領域として残す工程と を具備したことを特徴とする半導体装置の製造方法。 - 【請求項４】前記シリコン層を分離する工程が、前記シ
リコン層を各素子形成予定領域にのみ選択的に残し、そ
れ以外の領域は除去することによって行なわれる特許請
求の範囲第３項に記載の半導体装置の製造方法。 - 【請求項５】前記シリコン層を分離する工程が、前記シ
リコン層の各素子形成予定領域以外の領域を選択的に酸
化することによって行なわれる特許請求の範囲第３項に
記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62233931A JPH0766969B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体装置及びその製造方法 |
| KR1019880011978A KR920003880B1 (ko) | 1987-09-18 | 1988-09-16 | 반도체장치 및 그의 제조방법 |
| US08/867,984 US5847412A (en) | 1987-09-18 | 1997-06-03 | Semiconductor device and a method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62233931A JPH0766969B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477159A JPS6477159A (en) | 1989-03-23 |
| JPH0766969B2 true JPH0766969B2 (ja) | 1995-07-19 |
Family
ID=16962851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62233931A Expired - Fee Related JPH0766969B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766969B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1987
- 1987-09-18 JP JP62233931A patent/JPH0766969B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477159A (en) | 1989-03-23 |
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