JPH0769860B2 - キヤツシユメモリストア方式 - Google Patents
キヤツシユメモリストア方式Info
- Publication number
- JPH0769860B2 JPH0769860B2 JP61230135A JP23013586A JPH0769860B2 JP H0769860 B2 JPH0769860 B2 JP H0769860B2 JP 61230135 A JP61230135 A JP 61230135A JP 23013586 A JP23013586 A JP 23013586A JP H0769860 B2 JPH0769860 B2 JP H0769860B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- store
- buffer
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 6
- 239000000872 buffer Substances 0.000 claims description 48
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，キャッシュメモリ制御装置に関し，特にスト
アバッファからキャッシュメモリへデータを書き込む際
のストア方式に関する。
アバッファからキャッシュメモリへデータを書き込む際
のストア方式に関する。
従来，この種のストアバッファを有するキャッシュメモ
リ制御装置では，ストアバッファからキャッシュメモリ
へのデータの書き込みの際，この書き込み前に主記憶装
置へ出されたデータの読出し処理（以下ブロックロード
という；なお，ブロックとはキャッシュメモリと主記憶
装置の写しの単位でここでは64バイトとする）が終了す
るまで待ち合せ，ブロックロードデータがキャッシュメ
モリに書き込まれた後で上述の書込み処理（ストア処
理）が実施されている。つまり，ストア処理の先行によ
り，ブロックロードデータに対する書替えが正しく行わ
れないことを防止するためブロックロードデータがキャ
ッシュメモリに書き込まれた後に，ストア処理を行って
いる。
リ制御装置では，ストアバッファからキャッシュメモリ
へのデータの書き込みの際，この書き込み前に主記憶装
置へ出されたデータの読出し処理（以下ブロックロード
という；なお，ブロックとはキャッシュメモリと主記憶
装置の写しの単位でここでは64バイトとする）が終了す
るまで待ち合せ，ブロックロードデータがキャッシュメ
モリに書き込まれた後で上述の書込み処理（ストア処
理）が実施されている。つまり，ストア処理の先行によ
り，ブロックロードデータに対する書替えが正しく行わ
れないことを防止するためブロックロードデータがキャ
ッシュメモリに書き込まれた後に，ストア処理を行って
いる。
ところで，上述した従来のストア方式の場合，主記憶装
置に対してブロックロードが行われている間，常にスト
アバッファからキャッシュメモリへの書き込みが抑止さ
れる。従って，キャッシュメモリの空時間（ブロックロ
ード中は，後続リードアクセスは待たされるのでキャッ
シュメモリは使用されていない）をストア処理に使用で
きず，このため，後続リードアクセスを止めてキャッシ
ュメモリを使用しなければならない事態が発生する場合
があり，この結果，システム性能が低下してしまうとい
う問題がある。
置に対してブロックロードが行われている間，常にスト
アバッファからキャッシュメモリへの書き込みが抑止さ
れる。従って，キャッシュメモリの空時間（ブロックロ
ード中は，後続リードアクセスは待たされるのでキャッ
シュメモリは使用されていない）をストア処理に使用で
きず，このため，後続リードアクセスを止めてキャッシ
ュメモリを使用しなければならない事態が発生する場合
があり，この結果，システム性能が低下してしまうとい
う問題がある。
本発明では主記憶装置から読み出したデータを一時的に
保持するバイパスバッファと，該バイパスバッファに保
持されているデータの主記憶アドレスを保持するバイパ
スバッファアドレスレジスタと，該バイパスバッファア
ドレスレジスタの読み出しアドレスとストアアドレスバ
ッファの読み出しアドレスとの一致を検出するアドレス
一致検出回路と，該アドレス一致回路出力に基づいてス
トアデータバッファのデータで前記バイパスバッファの
該当するエリアを書替える制御手段とを有することを特
徴としている。
保持するバイパスバッファと，該バイパスバッファに保
持されているデータの主記憶アドレスを保持するバイパ
スバッファアドレスレジスタと，該バイパスバッファア
ドレスレジスタの読み出しアドレスとストアアドレスバ
ッファの読み出しアドレスとの一致を検出するアドレス
一致検出回路と，該アドレス一致回路出力に基づいてス
トアデータバッファのデータで前記バイパスバッファの
該当するエリアを書替える制御手段とを有することを特
徴としている。
以下本発明について実施例によって説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図を参照して，リクエストレジスタ１はアクセス要求
の種別，指示内容を含むリクエストコード部とアクセス
要求のアドレス部とから構成されるアドレス情報を保持
するレジスタである。
１図を参照して，リクエストレジスタ１はアクセス要求
の種別，指示内容を含むリクエストコード部とアクセス
要求のアドレス部とから構成されるアドレス情報を保持
するレジスタである。
リクエストコード部は結線50により主記憶アクセス制御
回路２に入力され，一方，アドレス部はアドレスアレイ
14に格納される。主記憶アクセス制御回路２はこのリク
エストコード部を解読してアドレスアレイ14からのアド
レス部により制御され，各部に必要な制御信号を生成し
て分配する。さらにアドレス情報は結線51により切替回
路３に入力され，後述のように主記憶要求アドレスとな
る。更にアドレス情報は結線53及び54によりそれぞれス
トアアドレスバッファ４及びバイパスバッファアドレス
レジスタ５に入力され，ストアアドレスバッファ４及び
バイパスバッファアドレスレジスタ５は，それぞれスト
ア時のアドレス及びバイパスバッファ６のアドレスを保
持する。
回路２に入力され，一方，アドレス部はアドレスアレイ
14に格納される。主記憶アクセス制御回路２はこのリク
エストコード部を解読してアドレスアレイ14からのアド
レス部により制御され，各部に必要な制御信号を生成し
て分配する。さらにアドレス情報は結線51により切替回
路３に入力され，後述のように主記憶要求アドレスとな
る。更にアドレス情報は結線53及び54によりそれぞれス
トアアドレスバッファ４及びバイパスバッファアドレス
レジスタ５に入力され，ストアアドレスバッファ４及び
バイパスバッファアドレスレジスタ５は，それぞれスト
ア時のアドレス及びバイパスバッファ６のアドレスを保
持する。
ストアリクエスト時のストアデータは結線55によりスト
アデータバッファ７に入力され，結線56から主記憶へ，
結線57から切替回路８を通してデータアレイ９へ，結線
58から切替回路10を通してバイパスバッファ６へそれぞ
れ入力される。
アデータバッファ７に入力され，結線56から主記憶へ，
結線57から切替回路８を通してデータアレイ９へ，結線
58から切替回路10を通してバイパスバッファ６へそれぞ
れ入力される。
主記憶リードデータは結線59から切替回路10を通してバ
イパスバッファ６に格納され，一方，要求元へのデータ
返送は結線60あるいは61から切替回路11を通して行われ
る。
イパスバッファ６に格納され，一方，要求元へのデータ
返送は結線60あるいは61から切替回路11を通して行われ
る。
ストアデータバッファ７の内容（データ）をデータアレ
イ９に書き込む際，ストアバッファデータ７の内容に対
応するストアアドレスバッファ４の内容（アドレス）が
読み出され，結線62によって比較回路12へ送られる。一
方，バイパスバッファ６に保持されているデータのアド
レスが格納されたバイパスバッファアドレスレジスタ５
の内容が比較回路12に送られ，ストアアドレスバッファ
４の内容とバイパスバッファアドレスレジスタ５の内容
とが比較回路12で比較される。
イ９に書き込む際，ストアバッファデータ７の内容に対
応するストアアドレスバッファ４の内容（アドレス）が
読み出され，結線62によって比較回路12へ送られる。一
方，バイパスバッファ６に保持されているデータのアド
レスが格納されたバイパスバッファアドレスレジスタ５
の内容が比較回路12に送られ，ストアアドレスバッファ
４の内容とバイパスバッファアドレスレジスタ５の内容
とが比較回路12で比較される。
ストアアドレスバッファ４の内容とバイパスバッファア
ドレスレジスタ５の内容とが一致すると，即ち，ブロッ
クアドレスが一致していると，この一致結果がバイパス
バッファ制御回路13に通知される。そして，ストアデー
タバッファ７からデータアレイ９へのデータの書き込み
と同時に，結線58によって切替回路10を介してバイパス
バッファ６の対応するエリアへの書き込みを指示する。
ドレスレジスタ５の内容とが一致すると，即ち，ブロッ
クアドレスが一致していると，この一致結果がバイパス
バッファ制御回路13に通知される。そして，ストアデー
タバッファ７からデータアレイ９へのデータの書き込み
と同時に，結線58によって切替回路10を介してバイパス
バッファ６の対応するエリアへの書き込みを指示する。
なお，上述の実施例では，比較回路12でアドレスの一致
が検出された場合，ストアデータバッファ７からデータ
アレイ９への書き込みを抑止せずに続行してるが，これ
はバイパスバッファ６にのみ対応するデータが存在する
ためであり，よって書き込みの抑止を行っても問題はな
い。
が検出された場合，ストアデータバッファ７からデータ
アレイ９への書き込みを抑止せずに続行してるが，これ
はバイパスバッファ６にのみ対応するデータが存在する
ためであり，よって書き込みの抑止を行っても問題はな
い。
以上説明したように本発明では，ストアアドレスとバイ
パスバッファアドレスとの一致を検出する検出回路を備
えており，検出回路によりアドレス一致が検出された場
合に，ストア処理をバイパスバッファに対して行うよう
にしたから，ストア処理の性能低下を改善することがで
きるという効果がある。
パスバッファアドレスとの一致を検出する検出回路を備
えており，検出回路によりアドレス一致が検出された場
合に，ストア処理をバイパスバッファに対して行うよう
にしたから，ストア処理の性能低下を改善することがで
きるという効果がある。
第１図は本発明の一実施例を示すブロック図である。 1,5……レジスタ,2,13……制御回路,3,8,10,11,12……
切替回路,4……ストアバッファ,6……バイパスバッフ
ァ,7……ストアデータバッファ,9……データアレイ,14
……アドレスアレイ。
切替回路,4……ストアバッファ,6……バイパスバッフ
ァ,7……ストアデータバッファ,9……データアレイ,14
……アドレスアレイ。
Claims (1)
- 【請求項１】主記憶装置のアドレスの写しを記憶するア
ドレスアレイと，前記主記憶装置のデータの写しを記憶
するデータアレイと，前記アドレスアレイの更新対象ア
ドレスを含むストアアドレスを一時的に格納するストア
アドレスバッファと，前記データアレイの更新データで
あるストアデータを一時的に格納するストアデータバッ
ファとを有するキャッシュメモリ制御装置において，前
記主記憶装置から読出したデータを一時的に保持するバ
イパスバッファと，該バイパスバッファに保持されてい
るデータの主記憶アドレスを保持するバイパスバッファ
アドレスレジスタと，該バイパスバッファアドレスレジ
スタの読み出しアドレスと前記ストアアドレスバッファ
の読出しアドレスとの一致検出を行うアドレス一致検出
回路と，該アドレス一致検出回路出力により，前記スト
アデータバッファのデータで前記バイパスバッファの該
当するエリアを書替える制御手段とを備えていることを
特徴とするキャッシュメモリストア方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230135A JPH0769860B2 (ja) | 1986-09-30 | 1986-09-30 | キヤツシユメモリストア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230135A JPH0769860B2 (ja) | 1986-09-30 | 1986-09-30 | キヤツシユメモリストア方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6385949A JPS6385949A (ja) | 1988-04-16 |
| JPH0769860B2 true JPH0769860B2 (ja) | 1995-07-31 |
Family
ID=16903127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230135A Expired - Lifetime JPH0769860B2 (ja) | 1986-09-30 | 1986-09-30 | キヤツシユメモリストア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769860B2 (ja) |
-
1986
- 1986-09-30 JP JP61230135A patent/JPH0769860B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6385949A (ja) | 1988-04-16 |
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