JPH0770498B2 - Method for manufacturing insulated gate transistor - Google Patents
Method for manufacturing insulated gate transistorInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本願に係わる発明は絶縁ゲート型トランジスタ（以下、
MIS形トランジスタという。）の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The invention of the present application is an insulated gate transistor (hereinafter, referred to as
It is called MIS type transistor. ) Manufacturing method.
［従来の技術］ 近年、高速動作や信頼性の観点から、ポリシリコン／高
融点金属の２層ゲート電極構造を用いたMIS型トランジ
スタの研究開発が進められている。[Prior Art] In recent years, from the viewpoint of high-speed operation and reliability, research and development of MIS type transistors using a two-layer gate electrode structure of polysilicon / refractory metal have been advanced.
［解決しようとする課題］ しかしながら、上記ポリシリコン／高融点金属の２層ゲ
ート電極構造を有したMIS型トランジスタでは、イオン
注入により形成されたソースおよびドレイン拡散層の活
性化を行うときの高温アニールにより、ポリシリコンと
高融点金属との間で急激なシリサイド反応が生じる。そ
のため、急激なシリサイド反応にともなう応力等によ
り、ゲート電極と下地のゲート絶縁層との密着不良等が
生じ、信頼性が低下するという問題点があった。また、
高融点金属の大部分がシリサイド化して、高融点金属が
本来有していた低抵抗性が失われ、高速動作が達成でき
なくなるという問題点もあった。[Problems to be Solved] However, in the MIS transistor having the above-mentioned polysilicon / refractory metal double-layer gate electrode structure, high-temperature annealing is performed when activating the source and drain diffusion layers formed by ion implantation. This causes a rapid silicidation reaction between the polysilicon and the refractory metal. For this reason, there is a problem that stress due to a rapid silicidation reaction causes poor adhesion between the gate electrode and the underlying gate insulating layer, which lowers reliability. Also,
There is also a problem that most of the refractory metal is silicified, the low resistance originally possessed by the refractory metal is lost, and high-speed operation cannot be achieved.
本願に係わる発明の目的は、ポリシリコン層と高融点金
属層との急激なシリサイド反応を抑制するとともに、ポ
リシリコン層と高融点金属層とのシリサイド反応を最小
限に押え、信頼性に優れた絶縁ゲート型トランジスタの
製造方法を提供することである。An object of the invention related to the present application is to suppress a rapid silicidation reaction between a polysilicon layer and a refractory metal layer, and to suppress the silicidation reaction between a polysilicon layer and a refractory metal layer to a minimum, thereby achieving excellent reliability. An object of the present invention is to provide a method for manufacturing an insulated gate transistor.
［課題を解決するための手段］ 本願に係わる発明は、ポリシリコン／高融点金属の２層
ゲート電極構造を有したMIS型トランジスタの製造方法
において、ポリシリコンと高融点金属とを相互拡散させ
るために、高融点金属のジシリサイドが形成される温度
よりも低い温度でアニール処理を行い、その後、不純物
のイオン注入により形成されたソースおよびドレイン拡
散層を活性化するために、フラッシュランプアニールを
用いた高温アニール処理を行うものである。[Means for Solving the Problems] The invention according to the present application is intended to interdiffuse polysilicon and a refractory metal in a method of manufacturing a MIS transistor having a two-layer gate electrode structure of polysilicon / refractory metal. Then, annealing was performed at a temperature lower than the temperature at which the refractory metal disilicide was formed, and then flash lamp annealing was used to activate the source and drain diffusion layers formed by ion implantation of impurities. A high temperature annealing process is performed.
［実施例］ 以下、本願に係わる発明の一実施例を、第１図〜第５図
に示した製造工程に基いて説明する。[Embodiment] An embodiment of the present invention will be described below based on the manufacturing process shown in FIGS. 1 to 5.
第１図〜第５図において、１はシリコン基板であり、Ｐ
型またはＮ型の不純物がドーピングされている。２はゲ
ート絶縁層であり、酸化シリコンを用いて形成されてい
る。３はフィールド絶縁層であり、酸化シリコンを用い
て形成されている。4aはポリシリコン層であり、上記ゲ
ート絶縁層２上に形成されている。4bは高融点金属層で
あり、上記ポリシリコン層4a上に形成されている。4cは
相互拡散層であり、アニール処理により上記ポリシリコ
ン層4aおよび高融点金属層4bとが相互拡散した層であ
る。４はゲート電極であり、上記ポリシリコン層4a、高
融点金属層4bおよび相互拡散層4cにより構成されてい
る。５は拡散層であり、不純物のイオン注入により形成
され、ソースおよびドレインを形成するものである。６
は保護絶縁層であり、酸化シリコンを用いて形成されて
いる。７は配線であり、ソースおよびドレインとなる拡
散層５に接続されている。1 to 5, 1 is a silicon substrate, and P
Type or N type impurities are doped. Reference numeral 2 is a gate insulating layer, which is formed using silicon oxide. 3 is a field insulating layer, which is formed using silicon oxide. 4a is a polysilicon layer, which is formed on the gate insulating layer 2. A refractory metal layer 4b is formed on the polysilicon layer 4a. Reference numeral 4c denotes an interdiffusion layer, which is a layer in which the polysilicon layer 4a and the refractory metal layer 4b are interdiffused by the annealing treatment. Reference numeral 4 denotes a gate electrode, which is composed of the polysilicon layer 4a, the refractory metal layer 4b and the interdiffusion layer 4c. A diffusion layer 5 is formed by ion implantation of impurities and forms a source and a drain. 6
Is a protective insulating layer and is formed using silicon oxide. Reference numeral 7 is a wiring, which is connected to the diffusion layer 5 serving as a source and a drain.
つぎに、本実施例の製造方法について説明を行う。な
お、以下の説明における（Ａ）〜（Ｅ）は、第１図〜第
５図にそれぞれ対応している。Next, the manufacturing method of this embodiment will be described. Note that (A) to (E) in the following description correspond to FIGS. 1 to 5, respectively.
（Ａ）シリコン基板１表面に、ゲート絶縁層２およびフ
ィールド絶縁層３を形成する。続いて、ポリシリコン層
4aを堆積し（厚さ80（nm））、このポリシリコン層4aを
低抵抗化するために不純物（例えばAs（ヒ素））をイオ
ン注入する。イオン注入における加速電圧は40（kV）、
注入量は１×1015（cm-2）である。続いて、Mo（モリブ
テン）を用いた高融点金属層4bをスパッタ法により堆積
する（厚さ200（nm））。(A) The gate insulating layer 2 and the field insulating layer 3 are formed on the surface of the silicon substrate 1. Then, the polysilicon layer
4a is deposited (thickness: 80 (nm)), and impurities (for example, As (arsenic)) are ion-implanted to reduce the resistance of the polysilicon layer 4a. The acceleration voltage in ion implantation is 40 (kV),
The injection amount is 1 × 10 15 (cm −2 ). Subsequently, the refractory metal layer 4b using Mo (molybdenum) is deposited by the sputtering method (thickness 200 (nm)).
（Ｂ）上記ポリシリコン層4aと上記高融点金属層4bとを
相互拡散させるために、第１のアニール処理を行う。ア
ニール処理は窒素雰囲気中で20分間行い、アニール温度
は500度Ｃである。なお、アニール温度は、ポリシリコ
ンと高融点金属とがジシリサイド（disilicide）を生成
する温度よりも低い温度であることが好ましい。高融点
金属層4bにMoを用いるときには、MoSi2の生成温度であ
る525度Ｃよりも低い温度でアニールすることが好まし
い。続いて、上記ポリシリコン層4a、上記高融点金属層
4bおよび上記アニール処理で形成された相互拡散層4cを
選択的に除去して、ゲート電極４を形成する。(B) In order to mutually diffuse the polysilicon layer 4a and the refractory metal layer 4b, a first annealing process is performed. The annealing treatment is performed for 20 minutes in a nitrogen atmosphere, and the annealing temperature is 500 ° C. The annealing temperature is preferably lower than the temperature at which polysilicon and refractory metal generate disilicide. When Mo is used for the refractory metal layer 4b, it is preferable to anneal at a temperature lower than 525 ° C. which is the generation temperature of MoSi 2 . Subsequently, the polysilicon layer 4a, the refractory metal layer
The gate electrode 4 is formed by selectively removing 4b and the interdiffusion layer 4c formed by the annealing treatment.
（Ｃ）上記ゲート電極４をマスクとして、Ｎ型またはＰ
型の不純物をイオン注入して、ソースおよびドレインと
なる拡散層５を形成する。(C) N-type or P-type using the gate electrode 4 as a mask
Diffusion layer 5 serving as a source and a drain is formed by ion-implanting a type impurity.
（Ｄ）CVD法により、酸化シリコンを用いた保護絶縁層
６を形成する。続いて、イオン注入された相互拡散層4c
の不純物を活性化するため、第２のアニール処理を行
う。アニール処理はフラッシュランプアニールにより、
窒素雰囲気中で短時間行う。アニール温度は900度Ｃで
ある。(D) The protective insulating layer 6 using silicon oxide is formed by the CVD method. Subsequently, the ion-implanted interdiffusion layer 4c
A second annealing process is performed to activate the impurities. The annealing treatment is flash lamp annealing,
Perform for a short time in a nitrogen atmosphere. The annealing temperature is 900 ° C.
（Ｅ）上記ゲート絶縁層２および保護絶縁層６を選択的
に除去して開口部を形成し、A1（アルミニウム）を用い
た配線７を上記拡散層５に接続する。(E) The gate insulating layer 2 and the protective insulating layer 6 are selectively removed to form an opening, and the wiring 7 using A1 (aluminum) is connected to the diffusion layer 5.
以上の工程により、第５図に示すようなMIS型トランジ
スタが形成される。Through the above steps, the MIS type transistor as shown in FIG. 5 is formed.
なお、第１のアニール処理および第２のアニール処理を
行う時期は上記実施例に限るものではない。第１のアニ
ール処理をポリシリコン層および高融点金属層の堆積以
後に行い、かつ、第２のアニール処理を第１のアニール
処理以後かつ拡散層を形成するための不純物のイオン注
入以後に行うものであればよい。The timing of performing the first annealing treatment and the second annealing treatment is not limited to the above embodiment. A first annealing treatment is performed after the deposition of the polysilicon layer and the refractory metal layer, and a second annealing treatment is performed after the first annealing treatment and after the ion implantation of impurities for forming the diffusion layer. If
［効果］ 本願に係わる発明では、高融点金属のジシリサイドが形
成される温度よりも低い温度で第１のアニール処理を行
うことによりポリシリコン層と高融点金属層との相互拡
散層を予め形成するとともに、第２のアニール処理をフ
ラッシュランプアニール処理で行うため、ポリシリコン
層と高融点金属層との急激なシリサイド反応を抑制する
とともに、ポリシリコン層と高融点金属層とのシリサイ
ド反応を最小限に押えることが可能となる。したがっ
て、ゲート電極と下地のゲート絶縁層との密着不良の改
善等により、信頼性の向上をはかることが可能となる。[Effects] In the invention according to the present application, the inter-diffusion layer of the polysilicon layer and the refractory metal layer is previously formed by performing the first annealing treatment at a temperature lower than the temperature at which the refractory metal disilicide is formed. At the same time, since the second annealing process is performed by the flash lamp annealing process, the rapid silicidation reaction between the polysilicon layer and the refractory metal layer is suppressed, and the silicidation reaction between the polysilicon layer and the refractory metal layer is minimized. Can be suppressed. Therefore, the reliability can be improved by improving the adhesion failure between the gate electrode and the underlying gate insulating layer.
【図面の簡単な説明】 第１図〜第５図は、本願に係わる発明における製造工程
の一実施例を示した断面図である。 １……シリコン基板 ２……ゲート絶縁層 ４……ゲート電極 4a……ポリシリコン層 4b……高融点金属層 4c……相互拡散層 ５……拡散層BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 to FIG. 5 are sectional views showing an embodiment of a manufacturing process in the invention related to the present application. 1 ... Silicon substrate 2 ... Gate insulating layer 4 ... Gate electrode 4a ... Polysilicon layer 4b ... Refractory metal layer 4c ... Mutual diffusion layer 5 ... Diffusion layer
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−55928（ＪＰ，Ａ) 特開 昭61−94370（ＪＰ，Ａ) 特開 昭59−208717（ＪＰ，Ａ) 集積回路工学（▲Ｉ▼）、昭和55年８月 30日、柳井久義、永田穣コロナ社、第90〜 91頁 ─────────────────────────────────────────────────── ─── Continuation of front page (56) References JP 62-55928 (JP, A) JP 61-94370 (JP, A) JP 59-208717 (JP, A) Integrated circuit engineering (▲ I ▼), August 30, 1980, Hisayoshi Yanai, Minoru Nagata Corona, pp. 90-91.
Claims (1)
上にポリシリコン層を形成し、このポリシリコン層上に
高融点金属層を形成する第１の工程と、 上記ポリシリコン層および上記高融点金属層を選択的に
除去して、ポリシリコン層および高融点金属層からなる
ゲート電極を形成する第２の工程と、 上記シリコン基板に不純物をイオン注入して、ソースお
よびドレインとなる拡散層を形成する第３の工程と を有する絶縁ゲート型トランジスタの製造方法におい
て、 上記第１の工程以後、上記ポリシリコン層と上記高融点
金属層とを相互拡散させるために、上記高融点金属層に
用いる高融点金属のジシリサイドが形成される温度より
も低い温度で第１のアニール処理を行う第１のアニール
処理工程と、 上記第１のアニール処理工程以後かつ上記第３の工程以
後、フラッシュランプアニール処理により上記第１のア
ニール処理におけるアニール温度以上の温度で上記拡散
層の不純物を活性化する第２のアニール処理を行う第２
のアニール処理工程と を設けたことを特徴とする絶縁ゲート型トランジスタの
製造方法。1. A first step of forming a polysilicon layer on a gate insulating layer formed on a silicon substrate and forming a refractory metal layer on the polysilicon layer; A second step of selectively removing the melting point metal layer to form a gate electrode composed of a polysilicon layer and a refractory metal layer, and a diffusion layer serving as a source and a drain by implanting impurities into the silicon substrate. And a third step of forming a high melting point metal layer in order to interdiffuse the polysilicon layer and the high melting point metal layer after the first step. A first anneal treatment step in which the first anneal treatment is performed at a temperature lower than the temperature at which the disilicide of the refractory metal to be used is formed; The third step after the second performing the second annealing process to activate the impurity in the diffusion layer at an annealing temperature or higher by flash lamp annealing process in the first annealing process
And an annealing treatment step.
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| JP1102773A JPH0770498B2 (en) | 1989-04-21 | 1989-04-21 | Method for manufacturing insulated gate transistor |
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| JPH02281619A JPH02281619A (en) | 1990-11-19 |
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| JPS6194370A (en) * | 1984-10-16 | 1986-05-13 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS6255928A (en) * | 1985-09-05 | 1987-03-11 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1989
- 1989-04-21 JP JP1102773A patent/JPH0770498B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 集積回路工学（▲Ｉ▼）、昭和５５年８月３０日、柳井久義、永田穣コロナ社、第９０〜９１頁 |
Also Published As
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| JPH02281619A (en) | 1990-11-19 |
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