JPH0770966B2

JPH0770966B2 - 半導体集積回路

Info

Publication number: JPH0770966B2
Application number: JP60096494A
Authority: JP
Inventors: 豊丸尾; ▲靖▼雅中島; 淳飯田; 正雄進藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1985-05-07
Filing date: 1985-05-07
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPS61255118A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路に関し、特に、オフセット信
号を除去する半導体集積回路に関するものである。

〔発明の概要〕

本発明は、アナログ演算回路に重畳するオフセット信号
を除去する半導体集積回路においてアナログ演算回路の
入力信号とオフセット信号の推定値である積分回路の出
力信号とをアナログ演算回路の独立した入力回路へ供給
することにより、回路規模が小さく、しかも、安定な回
路特性を有する半導体集積回路を実現したものである。

〔従来の技術〕

近年、半導体集積回路技術の急速な進歩に伴ない、装置
の小形化，経済化、及び、信頼性向上を目的として、従
来、抵抗やコンデンサなどの個別部品により構成されて
いた各種アナログ演算回路の集積化が、盛んに行なわれ
ている。

しかし、このようなアナログ演算回路の集積化において
は、演算回路の出力に重畳するオフセット信号による、
回路精度の劣化が問題となる場合があり、このようなオ
フセット信号を効率良く、除去する回路として、昭和58
年度電子通信学会総合全国大会論文集No.498に記載の回
路がある。

第２図は、従来の集積化オフセット除去回路である。本
図に示す回路は、演算増幅器A4,容量B6,B7および、アナ
ログスイッチ（以下、スイッチ）S14,S15,S16,S17によ
って構成されるスイッチドキャパシタ積分回路が、演算
増幅器A3,容量B8,B9および、アナログ演算回路の出力Y0
に、重畳するオフセット信号の推定値Ｓを出力し、前記
推定値Ｓをアナログ入力信号Yiから、演算回路の入力回
路（容量B8および、スイイチS18,S19,S20,S21）におい
て、電荷減算することにより、演算回路の出力端子OUT
におけるオフセット信号を除去するものである。

ここで、第２図に示す回路の離散時間系の伝達関数をH₁
（Ｚ）（Ｚ＝_esT,S＝jw,Tはサンプリング周期）とすれ
ば、H₁（Ｚ）は、一般に（１）式によって示すことがで
きる。

（１）式において、Ci（ｉ＝６〜９）は、容量Biの容量
値であり、ωＴ＜＜１の場合には、（１）式は、（２）
式に示す連続時間系の伝達関数H₁（Ｓ）として近似する
ことができる。

（２）式からも、明らかなように第２図の回路の伝達関
数は、一次の高域通過フィルタと等価となり、出力端子
OUTにおけるオフセット信号（ｗ０）が、除去され
る。

〔発明が解決しようとする問題点〕しかし、第２図に示す従来のオフセット除去回路では、
前述の論文に記載の如く、同図に示す寄生容量C_Pの影響
により、実際に集積化した場合の伝達関係は（３）式お
よび（４）式に示すものとなる。

およびここで、Ｈ′（Ｚ）は、集積化した場合の離散時間系の
伝達関数、Ｈ′_１（Ｓ）は、同様に、連続時間系の伝達
関数であり、α′₁,β′_１は、各々となり、特性の変動が生じる。この寄生容量は、主に、
アナログスイッチのドレイン拡散における空乏層容量
と、酸化膜絶縁容量であり、殊に、空乏層容量は、電源
電圧および、周囲温度により変化するため、回路特性も
電源電圧や周囲温度に対する依存性があり、高精度な回
路特性を安定して得ることができなかった。

また、第２図回路では、入力信号Yiで周波数帯域に対し
て、第（２）式の伝達関数における時定数τ_１を、十分
に大きくすることが必要である。

第（２）式の時定数は、（５）式によって示されるが、は、アナログ演算回路の電圧利得を示す変数であるため
任意に設定することはできず、通常、既定値として取扱
わなければならない。

そこで、オフセット除去回路の特性がYiの周波数帯域に
影響を及ぼさないためには、オフセット信号の推定値Ｓ
を出力する積分回路の容量比C7/C6を十分に大きくしな
ければならず、集積化すると容量比が大きくなって、回
路規模が増大してしまうという問題点を有していた。

本発明は、かかる問題点を改善するもので、その目的と
するところはアナログ演算回路の出力に重畳するオフセ
ット信号を除去しつつ、寄生容量による影響がなく、安
定で、しかも、回路規模の小さい半導体集積回路を提供
するとともに、当該半導体集積回路を高集積化するの最
適な、オフセットを除去する回路としての時定数（以
下、「オフセット除去時定数」という。）の設定手段を
提供することにある。

〔問題点を解決するための手段〕

本発明の半導体集積回路は、第１のサンプリング容量素
子を有するスイッチトキャパシタ回路からなる第１の入
力回路、積分回路の出力を入力とし第２のサンプリング
容量素子を有するスイッチトキャパシタ回路からなる第
２の入力回路、前記第１の入力回路の出力と前記第２の
入力回路の出力とを入力してアナログ演算を行う第１の
演算増幅器、前記第１の演算増幅器の一方の入力端子と
当該第１の演算増幅器の出力端子との間に接続された第
１の積分用容量素子から成るアナログ演算回路と、前記アナログ演算回路の出力を入力とし第３のサンプリ
ング容量素子を有するスイッチトキャパシタ回路、第２
の演算増幅器、前記第２の演算増幅器の一方の入力端子
と当該第２の演算増幅器の出力端子との間に接続された
第２の積分用容量素子から成り、前記アナログ演算回路
の出力を積分演算する前記積分回路とを具備し、前記アナログ演算回路の前記第２のサンプリング容量素
子と前記第１の積分用容量素子との容量比と、前記積分
回路の前記第３のサンプリング容量素子と前記第２の積
分用容量素子との容量比との積に基づいたオフセット除
去時定数を有してなることを特徴とする。

〔作用〕

本発明の上記の構成によれば、寄生容量に不感なスイッ
チトキャパシタ回路のみにより、アナログ演算回路の出
力に重畳するオフセット信号を除去することが可能であ
る。また、アナログ演算回路出力に重畳するオフセット
信号の推定値である積分回路の出力信号をアナログ演算
回路の入力端子が接続される入力回路とは独立入力回路
へ供給することにより、オフセット除去回路としての時
定数をアナログ演算回路の容量比と積分回路の容量比の
積により、実現できるため回路規模の小さい半導体集積
回路である。

〔実施例〕

第１図（ａ）は、本発明の一実施例を示す回路図、第１
図（ｂ）は、第１図（ａ）における各スイッチの動作タ
イミングを示す図であり、以下に、詳細に説明する。

まず、第１図（ｂ）に示すタイミングクロックφ_A,φ_Ｂ
は、互いに重なり合わない２相のクロックであり、第１
図（ａ）における各スイッチは、第１図（ｂ）に示す
“ON"のタイミングでＮ（導通状態）となる。

また、第１図（ａ）に示す回路は、容量B1,スイッチS1,
S2,S3,S4で構成され、入力端子INに接続される第１の入
力回路と容量B2および、スイッチS5,S6,S7,S8で構成さ
れ、演算増幅器A2,容量B4,B5,および、スイッチS9,S10,
S11,S12から成るスイッチトキャパシタ積分回路の出力
である演算増幅器A2の出力端子に接続される第２の入力
回路と演算増幅器A1,容量B3,スイッチS13とから構成さ
れるアナログ演算回路であって、その出力端子OUTを前
記積分回路の入力スイッチであるS11に接続した場合を
示すものである。

いま、第１図（ａ）に示す回路が、第１図（ｂ）の時刻
t₁（クロックφ_ＢがＮ）であるとすれば、スイッチS
1,S4が、Ｎすることにより、サンプリング容量B1に
は、時刻t1における入力信号電圧Yi（t1）が入力信号電
荷C1・Yi（t1）として充電される。（ここでC1は容量B1
の容量値である）同時に、スイッチS6,S8がＮするこ
とにより、アナログ演算回路出力Y0のｔ＝t1以前の積分
値を保持する演算増幅器A2の出力電圧Ｓ（t1）がサンプ
リング容量B2にオフセット推定電荷C2・Ｓ（t1）とし
て、充電される。（ここで、C2は、容量B2の容量値であ
る。）更に、スイッチS13,S10,S12がＮすることによって、
容量B3,B5のｔ＝t1以前の充電電荷は、すべて放電され
る。

次に、第１図（ｂ）の時刻t2では、スイッチS1,S4,S6,S
8,S13がOFF（非導通状態），スイッチS2,S3,および、ス
イッチS5,S7がＮすることにより、ｔ＝t1においてサ
ンプリング容量B1および、B2に充電された電荷は、すべ
て容量B3に転送され、アナログ演算回路出力である演算
増幅器A1の出力電圧は、Y0（t2）となる。また、スイッ
チS10,S12がFF,スイッチS9,S11がＮすることによ
り、アナログ演算回路の出力Y0（t2）は容量B5に電荷C5
・Y0（t2）として充電される。

従って、ｔ＝k_nT（ｋは、任意の整数とする）における
アナログ演算回路の出力電圧Y0（k_nT）に着目すれば、
第１図（ａ）に示す回路の離散時間系および、連続時間
系の伝達関数H0（Ｚ）,H0（Ｓ）はそれぞれ、（６）
式，（７）式で示される。

（ここで、である）（６）式、および（７）式からも明らかなように、アナ
ログ演算回路の電圧利得定数をとした場合のオフセット除去回路の時定数τ_０（＝T/β
_０）は、（８）式に示すものとなる。

従って、（８）式によれば、本発明の半導体集積回路に
よるオフセット除去回路の時定数τ_０は、アナログ演算
回路の容量B3,B2の容量比（C2/C3）と積分回路の容量B
4,B5の容量比（C5/C4）の積にのみ依存し、寄生容量に
は全く依存しないため、各々の回路における容量比を適
当に選ぶことにより従来に比べ大幅に回路規模を小さく
することが可能であり、しかも電源電圧や周囲温度に依
存しない安定な回路特性が得られる。

〔発明の効果〕

以上、述べたように、本発明によれば、寄生容量の影響
がないため、電源電圧や周囲温度に依存しない安定な回
路特性を得ることができる。

更に、従来の回路と比べ同一の伝達関数を実現する場合
には、オフセット除去回路としての時定数をアナログ演
算回路の容量比と積分回路の容量比の積によって決定さ
れるため、総容量値の大幅な削減（基準容量値は、同一
とする。）ができるなど、回路規模を小さくすることが
でき、高集積化に有効である。

尚、本発明の実施例では、アナログ演算回路として、最
も簡単な増幅回路の場合について、述べたが、本発明の
趣旨を逸脱いない範囲において、任意の伝達関数を実現
するアナログ演算回路を用いることができる。

【図面の簡単な説明】

第１図（ａ）は、本発明の半導体集積回路による集積化
オフセット除去回路の一実施例を示す回路図。第１図（ｂ）は、第１図（ａ）における各スイッチの動
作タイミング図。第２図は、集積化オフセット除去回路の従来例を示す回
路図。 IN……信号入力端子 OUT……信号出力端子 A1〜A4……演算増幅器 S1〜S22……スイッチ B1〜B9……容量素子 φ_A,φ_Ｂ……クロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者進藤正雄長野県諏訪市大和３丁目３番５号株式会社諏訪精工舎内 (56)参考文献特開昭55−38796（ＪＰ，Ａ) 特開昭61−196612（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１のサンプリング容量素子を有するスイ
ッチトキャパシタ回路からなる第１の入力回路、積分回
路の出力を入力とし第２のサンプリング容量素子を有す
るスイッチトキャパシタ回路からなる第２の入力回路、
前記第１の入力回路の出力と前記第２の入力回路の出力
とを入力してアナログ演算を行う第１の演算増幅器、前
記第１の演算増幅器の一方の入力端子と当該第１の演算
増幅器の出力端子との間に接続された第１の積分用容量
素子から成るアナログ演算回路と、前記アナログ演算回路の出力を入力とし第３のサンプリ
ング容量素子を有するスイッチトキャパシタ回路、第２
の演算増幅器、前記第２の演算増幅器の一方の入力端子
と当該第２の演算増幅器の出力端子との間に接続された
第２の積分用容量素子から成り、前記アナログ演算回路
の出力を積分演算する前記積分回路とを具備し、前記アナログ演算回路の前記第２のサンプリング容量素
子と前記第１の積分用容量素子との容量比と、前記積分
回路の前記第３のサンプリング容量素子と前記第２の積
分用容量素子との容量比との積に基づいたオフセット除
去時定数を有してなることを特徴とする半導体集積回
路。