JPH0770993B2

JPH0770993B2 - ディジタル・ループフィルタ

Info

Publication number: JPH0770993B2
Application number: JP62321817A
Authority: JP
Inventors: 悦子伊藤; 光洋小野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-12-18
Filing date: 1987-12-18
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPH01162416A

Description

【発明の詳細な説明】〔概要〕データをディジタル変調の例えば４相PSK変調した送信
波を受信し検波して復調する為の搬送波を，電圧制御発
振器VCOの出力として再生する搬送波再生回路用等のPLL
のディジタル・ループフィルタに関し、PLLの位相検出
器の検出誤差を積分するループフィルタの役目をするア
ップダウンカウンタ１の出力値Ｃと該誤差の打消し用に
与えられた補正値ΔＦとを其の誤差の遅れ進みΦにより
加算／減算を選択して加算した加算器３の出力値Ａが大
きくなり偶に所定の正側の上限値を越えるオーバフロー
時，負側の下限値を越えるアンダフロー時に該PLLが同
期状態から外れて同期外れとなる事の防止を目的とし、
該検出誤差の遅れ進みΦと加算器３の出力の所定ビット
より１ビット上位のMSBビットにより前記オーバフロー
又はアンダフローを検出する検出部（４）と，該検出部
の出力d2により該カウンタ１の計数動作を停止させると
同時に加算器３の出力の所定ビット数のデータＡの代り
に，該所定ビット数の全てを論理値Ｈ又は論理値Ｌとし
た出力d1を選択（５）して電圧制御発振器へ出力するよ
うに構成する。

〔産業上の利用分野〕

本発明は、送信側で一つの無線周波数の搬送波を、デー
タでディジタル変調の例えば４相PSK変調した送信波
を、受信側で受信し直交検波し送信側のデータを復元す
る復調装置において該直交検波用に必要な搬送波を電圧
制御発振器の出力として再生する搬送波再生回路用等の
位相同期ループPLLのディジタル式のループフィルタに
関するものであり、該PLLの電圧制御発振器VCOの出力に
より，受信信号を直交検波し復調したデータの位相を基
準とし電圧制御発振器VCOの出力位相との位相差を検出
する位相検出器の出力の位相誤差をディジタル的に積分
して，該電圧制御発振器VCOの一定範囲の直流DCの制御
電圧とするディジタル・ループフィルタの出力値が、偶
々大きくなって，所定の正側に上限値を越えるオーバフ
ロー時，又は負側の下限値を越えるアンダフロー時に、
該PLLが引込状態の同期状態から外れて同期外れを起こ
す事が自動的に防止される様なディジタル・ループフィ
ルタを目的とする。

〔従来の技術〕

従来の４層PSK変調信号波等を復調する為の搬送波再生
回路用のPLLのディジタル・ループフィルタの構成を第
３図に示す。

PLL（全体は図示されていない）の電圧制御発振器20Aの
出力により受信信号を直交検波し復調したデータの位相
を基準とした該電圧制御発振器20Aの出力の位相差を検
出する位相検出器10Aは、その出力の基準位相から外れ
た位相誤差の遅れ（Ｌ），進み（Ｈ）の符号Φを，アッ
プ・ダウンカウンタ1Aに入力し、該アップ・ダウンカウ
ンタ1Aは、該符号Φの位相遅れ誤差の論理値Ｌにより入
力クロックCLKをカウントアップし、該符号Φの位相進
み誤差の論理値Ｈにより入力クロックCLKをカウントダ
ウンする事により、位相検出器10Aの出力の位相遅れ進
み誤差を積分し一定範囲の直流DCの出力電圧に相当する
カウント値Ｃを出力する。

加算減算セレクタ2Aは、位相検出器10Aの出力の位相誤
差の遅れ（Ｌ），進み（Ｈ）の符号Φ（正負の極性を表
す信号）を選択信号SELとして、外部のΔＦ回路にて前
記誤差の打消用として設定され与えられる例えば12ビッ
トの無極性の補正値ΔＦを加算するか減算するかを選択
して、加算時には極性ビットMSBを付し13ビットのΔＦ
値を出力し（但しMSBの13ビット目を「０」とする）、
減算時には同じく極性ビットMSBを付した13ビットのΔ
Ｆ値の符号1/0の反転値を出力する。又、アップ・ダウ
ンカウンタ1Aも、カウントアップ時にはΔＦ値を選びΔ
Ｆ値だけカウントアップし、全体が13ビットで,MSBの13
ビットを「０」とした中身12ビットのカウント値Ｃを出
力し、カウントダウン時には、同じく全体が13ビットの
ΔＦの反転値を選びカウントダウンする。

加算器3Aは、アップ・ダウンカウンタ1Aからの13ビット
のMSBを「０」としたカウント値Ｃの13ビットと、加算
減算セレクタ2Aからの13ビットのMSBを「０」とした13
ビットの補正値ΔＦ又はΔＦ反転値との13ビット加算を
行い、その13ビットの加算値Ａの下位12ビットの中身デ
ータを所定の12ビットの制御信号として電圧制御発振器
20Aへ出力する。なお、加算器3Aにて，カウント値Ｃに
対しΔＦの反転値を加算することは、カウント値Ｃから
ΔＦ値を減算することである。

〔発明が解決しようとする問題点〕

第３図に示した従来の搬送波再生回路用のPLLのディジ
タル・ループフィルタは、上述の如く、位相検出器10A
の検出誤差の打消し用として外部のΔＦ回路から与えら
れた例えば12ビットの補正値ΔＦを、加算減算セレクタ
2Aで加算するか減算するかを選択して、13ビット加算器
3Aにて、アップ・ダウンカウンタ1Aの出力のカウント値
Ｃと加算又は減算し、その結果の出力値そのままの13ビ
ットの下位の中身12ビットを、所定の12ビットの制御信
号Ａとして電圧制御発振器20Aへ出力している。そのた
め、位相検出器10Aの出力の位相誤差がPLLの制御範囲の
正側の上限値と負側の下限値の間の任意の一定の値の上
／下に変動していて， ΔＦを加算した加算器3Aの出力値が所定の上限値を或る
確率で越えるオーバフロー又はΔＦを減算して所定の下
限値を越えるアンダフローが起きると、電圧制御発振器
20Aへの所定の12ビットの出力値Ａが急激に下ったり上
ったりして、電圧制御発振器20Aの発振周波数が急激に
変化する。そのため、第３図のアップ・ダウンカウンタ
1A,加算減算セレクタ2A,加算器3Aの従来のディジタル・
ループフィルタと、電圧制御発振器20Aと位相検出器10A
とで構成されるPLLループが、入力データに同期して一
定範囲の値に引き込まれる同期状態から外れて同期外れ
となってしまうという問題点を生じていた。

第４図は従来のディジタル・ループフィルタの問題点を
説明するための説明図であって、縦軸はループフィルタ
の積分出力である加算器3Aの出力値であり、位相検出器
10Aの出力の位相誤差を積分するアップ・ダウンカウン
タ1Aの出力のカウンタ値Ｃと其の検出誤差の打消し用と
して外部から与えられる補正値ΔＦとの加算値を表す。

其の加算値は、通常は、0V（12ビット符号1000 0000 00
00）を中心とし，正側の限界値127V（12ビット符号1111
1111 1111）と負側の限界値−128V（12ビット符号0000
0000 0000）の間の任意の一定の値の上下に分布してい
るが、正側で上限値127Vを越えてオーバフローし、即
ち、カウンタ値Ｃ（1111 1111 1111）と例えば補正値Δ
Ｆ（0000,0000,0011）とが加算された加算値が、図示の
如く、（13ビット符号1 0000 0000 0011）になると、加
算器3Aの所定の12ビット出力Ａは（0000 0000 0011）と
いう値で出力され、所定の12ビット出力Ａが、（1111 1
111 1111）から（0000 0000 0011）へ急激に変化する。
又、位相検出器10Aの出力の位相誤差が負側に大きくな
って，カウンタ1Aのカウンタ値Ｃが小さくなり，負側の
下限値−128Vを越えてアンダフローし、即ちカウンタ値
Ｃ（0000 0000 0000）から補正値ΔＦ（0000,0000,001
1）を減算する、即ち該カウンタ値Ｃと該補正値ΔＦの
反転値（1111,1111,1100）とを加算した加算値が、（11
11 1111 1110）になると、加算器3Aの所定の12ビット出
力Ａが（0000 0000 0000）から（1111 1111 1110）へ急
激に変化し，出力Ａの極性も負から正へ変化する。

即ち、位相検出器10Aの出力の位相誤差が、受信入力の
何らかの原因で大きく変動して，加算器3Aの出力値が、
偶々所定の上限又は下限の限界値を超えるオーバフロー
又はアンダフローを起こすと、電圧制御発振器20Aへの
所定の12ビット出力Ａが、急激に下ったり，上ったり
し、電圧制御発振器20Aの発振周波数が急変して、PLLの
通常の制御が不能となる。

〔問題点を解決するための手段〕

この従来例の問題点は、ディジタル・ループフィルタの
出力の加算器３の出力であるカウンタ値Ｃと補正値ΔＦ
との加算値の所定ビットＡ（従来例では12ビット）より
１ビット上位のMSBビット（D13）の通常時の論理値０
「Ｌ」が、正側の上限値でΔＦを加算してオーバフロー
した時には論理値１「Ｈ」となり、負側の下限値でΔＦ
を減算してアンダフローした時は加算器３の出力値の極
性が変って、MSBビット（D13）の通常時の論理値「Ｌ」
が、論理値「Ｈ」となる事に着目し、第１図の本発明の
基本構成を示す原理図を参照し、其の加算器３の所定出
力Ａ（12ビット）より１ビット上のMSBビット（D13）
と、位相検出器10の出力の位相誤差の遅れ進み符号Φ
と、PLLのスイープ／トラックの状態信号Ｓ（スイープ
状態は、PLLを同期外れ状態から同期状態へ引き込む為
に電圧制御発振器の制御電圧を正常制御の下限値から上
限値へ繰り返し掃引している同期外れ状態であり、トラ
ック状態は、PLLを同期状態に引き込んだ後に,PLLが限
度値内の一定値の上下に生ずる位相誤差を打消す様に通
常的に制御している同期状態であって、スイープ状態を
例えば論理値Ｌで指定し、トラック状態を論理値Ｈで指
定する信号）とを入力してゲート処理し、該トラック状
態にて加算器３の出力が偶に正側の上限値を越えるオー
バフロー又は負側の下限値を越えるアンダフローを検出
する検出器（４）と、其の検出信号（d2）により，カウ
ンタ１の計数動作を停止させると同時に加算器３の所定
のビット数の出力Ａの代りに，該所定ビット数の全ビッ
トを論理値Ｈ又は論理値Ｌとした信号（d1）を選択する
出力セレクタ（５）とを具え、該出力セレクタ（５）を
出力として、通常時は加算器３の所定ビット数の出力Ａ
を出力し、オーバフロー又はアンダフロー時には所定の
ビット数の全ビットを論理値Ｈ又は論理値Ｌとした信号
（d1）を制御信号として電圧制御発振器20へ出力するよ
うに構成した本発明により解決される。即ち、検出部
（４）の検出信号d2により、カウンタ１は其の計数動作
を停止し，出力セレクタ（５）は其の選択動作を起動し
て、加算器３の所定の出力Ａの代りに検出部（４）の検
出信号d1の論理値H/Lを選択し、所定のビット数の出力
ビットの全ビットを論理値Ｈ又は論理値Ｌとした信号d1
を、オーバフロー又はアンダフロー時の制御信号として
電圧制御発振器20へ出力する構成とする。

〔作用〕

カウンタ１は、位相同期ループPLLの位相検出器10から
の位相誤差の遅れ進み符号Φの論理値L/Hに従って、入
力クロックCLKを，位相遅れ時にはカウントアップし、
位相進み時にはカウントダウンして、そのカウント結果
のカウント値Ｃを、加算器３へ出力する。

加算減算セレクタ２は、位相検出器10の出力の位相誤差
と，外部から該誤差の打消し用として与えられた補正値
ΔＦとの加算／減算を、位相検出器10の出力の位相誤差
の進み遅れ，即ち正負極性を表す信号Φを選択信号SEL
として選択し、加算時にはΔＦ値を加算器３へ出力し、
減算時にはΔＦ値の符号H/Lの反転値を加算器３へ出力
する。

加算器３は、カウンタ１の出力のカウント値Ｃと加算減
算セレクタ２の出力のΔＦ値又はΔＦの反転値とを加算
し、加算値の正負極性を表すMSBを除いた所定ビット数
（例えば12ビット）のデータＡを出力セレクタ４へ出力
し、該所定ビットＡ（12ビット）より１ビット上位のMS
Bビット（D13）を検出部４へ出力する。

検出部４は、加算器３の出力のMSBビット（D13）と，位
相検出器10の出力の位相誤差の遅れ進み符号Φと，スイ
ープ／トラックの状態信号Ｓとを入力してゲート処理
し、PLLが入力データの位相に同期したトラック状態に
おいて加算器３の出力が偶に所定の正側の上限値を越え
るオーバフロー又は負側の下限値を越えるアンダフロー
を検出して、検出信号ｄ（d1,d2）を出力する。

出力セレクタ５は、検出部４の出力信号d2により起動さ
れ、該出力信号d2により動作を停止したカウンタ１の出
力の加算器３の所定の出力データＡの代りに、検出部４
の出力信号d1のH/Lを選択して、出力Ａの所定ビット数
の全てを論理値Ｈ又は論理値Ｌとした信号d1を、電圧制
御発振器20へ出力する。

本発明のディジタル・ループフィルタは、加算器３の出
力，即ち位相検出器10の出力の正負の検出誤差の積分値
であるカウンタ１の出力のカウンタ値Ｃと該誤差の打消
し用に外部から与えられた補正値ΔＦとの和又は差の加
算値Ａが、所定の上限又は下限の限界値を越えてオーバ
フロー又はアンダフローした時、其れを該位相検出器10
の出力の検出誤差の位相遅れ進み符号Φと，加算器３の
出力の所定ビットＡ（12ビット）より１ビット上位のMS
Bビット（D13）の論理値Ｈとにより、検出部４が検出し
たオーバフロー又はアンダフローの検出信号ｄ（d1,d
2）が、カウンタ１の動作を停止させ，出力セレクタ５
の動作を起動させ、該出力セレクタ５から電圧制御発振
器20への出力を、所定ビット数の全てをＨ又はＬにする
‘オールH'又は‘オールL'として出力させる。そのた
め、加算器３の出力がオーバフロー又はアンダフローし
た時に次段の電圧制御発振器20への制御信号としての出
力値が急激に変わることが無くなり、電圧制御発振器20
の発振周波数の制御が徐々に行われることになる。従っ
て、本発明のディジタル・ループフィルタと電圧制御発
振器20と位相検出器10とで構成されるPLLが、同期状態
で偶に起きるオーバフロー又はアンダフローにより同期
外れとなるとが防止されて問題は解決される。

〔実施例〕

第２図は本発明の実施例のディジタル・ループフィルタ
の構成を示すブロック図である。第２図において、カウ
ンタ１は、アップダウンカウンタ11で構成されて、PLL
の位相検出器10の出力の位相誤差の遅れ進み符号Φの位
相遅れ時の例えば論理値Ｌと，位相進み時の論理値Ｈに
より起動されて、位相遅れ時には入力クロックCLKによ
りカウントアップし、位相進み時には論理値Ｌにより入
力クロックCLKによりカウントダウンして、その結果の
カウント値Ｃの、例えば12ビット符号を加算器３へ出力
する。但し,1ビット上位のMSBを「Ｌ」とした13ビット
として出力する。

加算減算セレクタ２は、12ビットのセレクタ21で構成さ
れ、PLLの位相検出器10の出力の12ビットの位相誤差を
打ち消す為に外部のΔＦ回路から与えられた補正値ΔＦ
を入力し、該位相検出器10の出力の位相誤差の進み遅れ
即ち正負を表す信号Φを選択信号SELとして，該ΔＦを
加算するか減算するかを選択し、加算時には、出力のMS
Bビットを「Ｌ」とした13ビットのΔＦ値を加算器３へ
出力し、減算時には同じく13ビットのΔＦの反転値を加
算器３へ出力する。

加算器３は、13ビットの加算器31で構成され、通常はカ
ウンタ１からの全体が13ビットのMSB「Ｌ」とした中身1
2ビットのカウント値Ｃと，加算減算セレクタ２からの
全体が13ビットのMSBを「Ｌ」とした中身12ビットの誤
差補正値ΔＦ又はΔＦ反転値とを加算して、加算結果と
して13ビットの下位の中身12ビットの出力値Ａを所定ビ
ットの出力として出力セレクタ４へ出力するが、位相検
出器10の出力誤差が正側の上限値の付近で上下に変化し
て、カウンタ11のカウント値Ｃが大きくなり，ΔＦを加
算した加算器３の出力Ａが大きくなって所定の12ビット
の正側の限界値を偶に越えてオーバフローすると、出力
Ａの所定の12ビットより１ビット上位の13ビット目のMS
BのD13の論理値「Ｌ」が「Ｈ」に変わる。又、位相検出
器10の出力誤差が負側の下限値の付近で変化し、カウン
タ11のカウント値Ｃが小さくなり，誤差補正値ΔＦの減
算により，加算器３の出力Ａが負側の下限値を偶に越え
て，其の出力Ａの極性が負から正へ急変するアンダフロ
ーを起こすと、其の出力の負の極性を表すMSBのD13の論
理値「Ｌ」が「Ｈ」に変わる。加算器３は、その出力の
MSBのD13を、オーバフロー・アンダフローを検出する検
出部４へ出力する。

検出部４は、インバータ41,アンドゲート42,EX−ORゲー
ト43,アンドゲート44,インバータ45で構成され、アンド
ゲート42,EX−ORゲート43は、加算器３の所定出力Ａの1
2ビットより１ビット上位のMSBビットD13と、位相検出
器10の出力の位相誤差の遅れ進み符号Φのインバータ41
で反転した符号とを入力して夫々ゲート処理し、アンド
ゲート42の処理出力の出力信号d1が、加算器31からの通
常時の12ビット出力Ａと並列に，出力セレクタ５に入力
される。また、EX−ORゲート43の出力はアンドゲート44
に入力され、外部からPLLのスイープ／トラックの状態
信号Ｓ（スイープ時は論理値Ｌを取り，トラック時には
論理値Ｈを取るとする）とアンド処理され、そのアンド
処理出力の出力信号d2が、アップダウンカウンタ11のEN
ABLE端子と出力セレクタ５のセレクト信号端子とに入力
される。

検出部４のアンドゲート44は、スイープ／トラックの状
態信号Ｓが論理値Ｈを取るトラック状態において、加算
器３の出力のMSBビットD13のＨと，位相検出器10の出力
の位相誤差の遅れ進み符号Φの反転値とを入力とするEX
−OR43の出力により，アップダウンカウンタ11のカウン
トアップ時のオーバフローを検出し、カウントダウン時
のアンダフローを検出する。又、その時のアンドゲート
44の処理出力の出力信号d2、即ち検出信号d2が、アップ
ダウンカウンタ11のカウント動作を停止させ、其のオー
バフロー時又はアンダフロー時のカウント値を保持す
る。そして同時に該検出信号d2が、出力セレクタ５を起
動する。

出力セレクタ５は、12ビットのセレクタ51で構成され、
オーバフロー時に、前記の検出信号d2により起動し，ア
ンドゲート42の出力信号d1のＨを選択して所定の出力の
12ビットの全ビットを論理値Ｈとし、アンダフロー時に
は，該検出信号d2をインバータ45で符号反転した検出信
号d2′により，出力信号d1のＬを選択し全ビットを論理
値Ｌとして、電圧制御発振器20へ出力する。

出力セレクタ５の12ビットのセレクタ51は、正常時には
加算器31の出力値A,即ちカウンタ11のカウント値Ｃと位
相検出器10の出力の位相誤差を打ち消す補正値ΔＦとの
和又は差の12ビットの出力値Ａを、位相検出器10の出力
の位相誤差の遅れ進み符号ΦのL/Hにしたがって、次段
の電圧制御発振器20へ出力しているが、出力値Ａが所定
の限界値を越えてオーバフロー又はアンダフローする
と、13ビット加算器31の出力ＡのMSBのD13のＨを入力と
する検出部４のアンドゲート44の出力信号d2により、カ
ウンタ11の動作を停止させると同時に，出力セレクタ51
を起動させて、アンドゲート42の出力信号d1のＨを選択
し、所定の出力の12ビットの全ビットを論理値Ｈとする
‘オールH'、又は全ビットを論理値Ｌとする‘オールL'
とする。そのため、次段の電圧制御発振器20への出力値
が急激に変わることが無くなり、電圧制御発振器20の発
振周波数の制御が徐々に行われる。従って、本発明の実
施例のディジタル・ループフィルタと電圧制御発振器20
と位相検出器10とで構成されるPLLは、その同期状態に
おいて偶にオーバフロー又はアンダフローが起きても、
其れにより同期外れになることが防止される。

〔発明の効果〕

以上説明した如く、本発明によれば、例えば４相PSK変
調波を受信し直交検波し送信データを復調する復調装置
の為の搬送波再生回路用等のPLLを構成するディジタル
・ループフィルタが、該PLLの同期状態において、受信
入力波の変動等の原因で位相検出器の出力誤差が変化し
て，電圧制御発振器への所定の出力が偶に所定の限界値
を越えるオーバフロー又はアンダフローを起こしても、
其の時は検出誤差を積分するカウンタが動作を停止し
て、代りに，電圧制御発振器への所定の出力を正側の限
度値の‘オールH'または負側の限度値の‘オールL'を出
力として送出するので、電圧制御発振器の発振周波数の
制御は徐々に行われて、従来の様に同期状態のPLLがオ
ーバフロー又はアンダフローにより制御不能となる同期
外れ状態になることが防止される効果が得られる。

【図面の簡単な説明】

第１図は本発明のディジタル・ループフィルタの構成を
示す原理図第２図は本発明の実施例のディジタル・ループフィルタ
の構成を示すブロック図第３図は従来例のディジタル・ループフィルタのブロッ
ク図第４図は従来例の動作の問題点を説明するための説明図図において、１はカウンタ、11はアップダウンカウンタ、２は加算減算セレクタ、３は加算器、４は検出部、５は出力セレクタ、 10は位相検出器、 20は電圧制御発振器である。

Claims

【特許請求の範囲】

【請求項１】入力データの位相を基準として電圧制御発
振器（20）の出力の位相との位相差を検出する位相検出
器（10）からの位相誤差の遅れ進み符号（Φ）により，
入力クロック（CLK）をカウンタ（１）でカウントアッ
プ又はカウントダウンし其の検出誤差を積分したカウン
ト値（Ｃ）と該検出誤差を打ち消す為に外部から与えら
れた補正値（ΔＦ）を該位相誤差の遅れ進み符号（Φ）
を選択信号（SEL）として加算するか減算するかを選択
（２）した後の補正値（ΔＦ値又はΔＦ反転値）とを加
算器（３）で加算した出力値（Ａ）の所定のビット数
（例えば12ビット）のデータを該電圧制御発振器（20）
へ出力し前記位相検出器（10）の出力の位相誤差（Φ）
が打ち消される様に該電圧制御発振器の出力位相を制御
するPLLのディジタル・ループフィルタにおいて、該PLL
が入力データに同期して一定範囲内の値に引き込まれる
トラック状態において該加算器（３）の出力の所定ビッ
ト（12ビット）より１ビット上位のMSBビット（D13）と
該位相検出器（10）の出力の位相誤差の遅れ進み符号
（Φ）とをゲート処理して、前記加算器（３）の出力値
（Ａ）が所定の上限値を越えるオーバフロー又は下限値
を越えるアンダフローを検出する検出部（４）と、該検
出部（４）の検出信号（d2）により前記カウンタ（１）
の計数動作を停止させると同時に該加算器（３）の出力
の所定ビット数のデータ（Ａ）の代りに，該所定ビット
数（12ビット）の全てを論理値Ｈ又は論理値Ｌとした出
力（d1）を選択して該電圧制御発振器（20）へ出力する
出力セレクタ（５）とを具えることを特徴としたディジ
タル・ループフィルタ。