JPH0771114B2 - シリアルデータの送信装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサに内蔵されるシリアルデー
タの送信装置に関するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報に示されている。

近年、マイクロプロセッサの普及はめざましく、多くの
家庭用電気機器に使用されるようになり、VTRなどにお
いては１台あたり数個のマイクロプロセッサが使用され
ていることも珍しくない。数多くのマイクロプロセッサ
が組み込まれた機器では、プロセッサ間の情報交換の手
段としてシリアル通信が多用される。情報の送信方法と
しては、４ビットまたは８ビット単位のフレームを数ブ
ロック連続して送信するが、各プロセッサに高度な連携
動作が必要になってくると、プロセッサ間の相互通信量
が増加して各プロセッサはデータの送受信に多大の労力
を払わなければならなくなる。

発明が解決しようとする課題 すなわち、各プロセッサはシリアルバッファに格納され
たシリアルデータの１フレーム分の送信が完了するごと
に、シリアル割り込み処理を開始し、すみやかにシリア
ルバッファの内容を更新して次の１フレーム分の送信に
備えなければならず、負担が大きかった。

課題を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送受信装置は、少なくとも２フレーム分の送信デー
タを格納するメモリ手段と、送信クロックが供給される
ごとに前記メモリ手段のビット位置を変更してその位置
のデータをシリアルデータとして送出させるビット位置
選択手段と、前記メモリ手段のフレーム位置を選択する
とともに、送信開始時までに送信するフレーム数がプリ
セット値として設定され、前記ビット位置選択手段によ
るビット位置の選択が一巡するごとに前記メモリ手段の
フレーム位置を変更するプログラマブルカウンタを備え
ている。

作用 本発明では前記した構成によって、送信しようとする数
フレーム分のデータとフレーム数を設定するだけで、必
要なフレーム数のデータの送信が行なわれ、ソフトウェ
アの負担が大幅に軽減される。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例におけるシリアルデータの送
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子１を介して送
信クロックが供給され、送信開始前にそのカウント値が
〔111〕にセットされる３ビットのカウンタ100と、並列
データがデータバス２から供給され、前記カウンタ100
の出力がX0,X1,X2端子に供給され、それによってデコー
ドされたビット位置のデータが直列データとして送出さ
れるランダムアクセスメモリ200と、クロック端子に前
記送信クロックが供給され、Ｄ端子にシリアルデータ出
力端子SXを介して前記直列データが供給されてその出力
が３ステートインバータ３を介してシリアル出力端子４
に送出される波形整形用のＤフリップフロップ５と、前
記カウンタ100の一巡回数をカウントしてその出力をY0,
Y1端子を介して前記ランダムアクセスメモリ200に供給
するプログラマブルカウンタ300によって主要部が構成
されている。また、前記プログラマブルカウンタ300の
論理和出力はORゲート６を介してＤフリップフロップ７
のＤ端子に供給され、前記Ｄフリップフロップ７の出力
によって前記３ステートインバータ３の出力部の開閉が
コントロールされる。さらに、前記カウンタ100および
前記プログラマブルカウンタ300のプリセット端子８、
前記ランダムアクセスメモリ200の書き込み端子10、前
記ランダムアクセスメモリ200と前記プログラマブルカ
ウンタ300のためのフレーム設定端子（プログラム端
子）11,12にはいずれもマイクロプロセッサの特定ポー
トからのデータが供給される。なお、前記ランダムアク
セスメモリ200は８ビット単位で３フレーム分のデータ
格納エリアを有している。

以上のように構成されたシリアルデータの送信装置につ
いて、第１図の構成図および第２図に示した主要部のタ
イミングチャートをもとにその動作を説明する。

まず、第２図Ａはシリアルクロック端子１に供給される
クロック信号波形、第２図Ｂはプリセット端子８に供給
されるプリセット信号波形、第２図C,D,Eはいずれもカ
ウンタ100の各ビットの出力信号波形、第２図F,Gはいず
れもプログラマブルカウンタ300の各ビットの出力信号
波形、第２図ＨはＤフリップフロップ７の出力信号波形
をそれぞれ示したものであり、第２図Ｉはランダムアク
セスメモリ200のシリアルデータ出力端子SXからの出力
データの変化、第２図ＪはＤフリップフロップ５および
３ステートインバータ３によってシリアル出力端子４に
送出されるシリアルデータの変化のもようをそれぞれ示
したものである。

第１図に示した装置によって、３フレーム分のシリアル
データの送信を行う手順について説明する。

まず、ランダムアクセスメモリ200のフレーム設定端子1
1,12のレベルをそれぞれ“1",“0"に設定し、続いて、
送信する第１フレームのデータをデータバス２からラン
ダムアクセスメモリ200に供給したうえで、書き込み端
子10のレベルを一時的に“1"に移行させる。さらに、フ
レーム設定端子11,12のレベルをそれぞれ“0",“1"に設
定し、送信する第２フレームのデータをデータバス２か
らランダムアクセスメモリ200に供給したうえで、書き
込み端子10のレベルを一時的に“1"に移行させる。同様
に、フレーム設定端子11のレベルを“1"に設定し、送信
する第３フレームのデータをデータバス２からランダム
アクセスメモリ200に供給したうえで、書き込み端子10
のレベルを一時的に“1"に移行させる。これらの一連の
操作によって、ランダムアクセスメモリ200の第１〜第
３のデータ格納エリアに３フレーム分の送信データが格
納される。つぎに、第２図Ｂに示したようにプリセット
端子８のレベルを一時的に“1"に移行させて、あらかじ
めカウンタ100の状態を〔111〕にするとともにＤフリッ
プフロップ７をリセットする。なお、この時点ではフレ
ーム設定端子11,12のレベルはいずれも“1"に設定され
ているので、プログラマブルカウンタ300の状態は〔1
1〕にセットされる。

続いて、第２図に示されるように、シリアルクロック端
子１に送信用のクロック信号を供給すれば、その最初の
リーディングエッジ（前縁）が到来した時点でＤフリッ
プフロップ７がセットされて３ステートインバータ３の
出力がシリアル出力端子４に送出され、また、リーディ
ングエッジが到来するごとにカウンタ100のカウント値
が第２図Ｃ〜Ｅに示すように、〔110〕，〔101〕,,,と
変化していき、それに伴って、Ｄフリップフロップ５の
Ｄ端子に送出されるランダムアクセスメモリ200のデー
タのビット位置も切り換えられていく。これによって、
Ｄフリップフロップ５に供給されるクロック信号のリー
ディングエッジが到来するごとに、ランダムアクセスメ
モリ200の第１の格納エリアの送信データがシリアル出
力端子４に送出されていくが、第２図の時刻t1におい
て、カウンタ100のカウント値が一巡すると、プログラ
マブルカウンタ300のカウント値も変化してランダムア
クセスメモリ200の第２の格納エリアが選択される。さ
らに、時刻t2において、カウンタ100のカウント値が一
巡すると、プログラマブルカウンタ300のカウント値も
変化してランダムアクセスメモリ200の第３の格納エリ
アが選択される。このようにして、時刻t3までに、ラン
ダムアクセスメモリ200の第１〜第３の格納エリアに格
納された送信データがすべてシリアルデータ出力端子SX
に送出される。時刻t3において、プログラマブルカウン
タ300のカウント値が〔00〕になると、ORゲート６の出
力は“0"に移行し、時刻t4においてクロック信号のリー
ディングエッジが到来したときに、Ｄフリップフロップ
７の出力レベルが“0"に移行して３ステートインバータ
３の出力はシリアル出力端子４から切り離される。

このようにして、第１図に示した装置では、第２図Ｂの
プリセット信号を供給するまでは、ソフトウェアのプロ
グラムに基づいて前処理が行なわれるが、プリセット信
号を供給されてから以降は自動的に３フレーム分の送信
が行なわれ、ソフトウェアには指定したフレーム数の送
信が完了するまでは何の負担もかからない。なお、最初
にプログラマブルカウンタ300を〔10〕にセットすれば
２フレーム分の送信が行なわれ、〔01〕にセットすれば
１フレーム分の送信が行なわれることは第２図から明ら
かであろう。

さて、第３図はランダムアクセスメモリ200の具体的な
構成例を示した回路結線図であり、第１格納エリアは第
１ビット210,第２ビット220,第３ビット230,第４ビット
240,第５ビット250,第６ビット260,第７ビット270,第８
ビット280の同一構成の８個のビットからなり、例え
ば、第８ビット280は、インバータ281と３ステートイン
バータ282による単位メモリセルと、この単位メモリセ
ルの出力をSX端子に送出する３ステートインバータ283
と、前記インバータ281に書き込みデータを伝達する３
ステートバッファ284と、前記３ステートバッファ284が
アクティブ状態のときには前記３ステートインバータ28
2の出力をハイインピーダンス状態にさせるインバータ2
85と、X0端子,X1端子,X2端子,Y0端子,Y1端子に供給され
るデータによって第１エリアの第８ビットが選ばれたと
きに前記３ステートインバータ283をアクティブ状態に
するANDゲート286によって構成されている。

この第１エリアに送信データの書き込みを行なうには、
P0端子,P1端子のレベルをそれぞれ“1",“0"に設定し、
第１図のデータバス２からD0〜D7端子に送信データを供
給したうえで、LOAD端子のレベルを一時的に“1"に移行
させる。これら一連の操作によって、ANDゲート201の出
力レベルが“1"に移行し、D7端子のレベルを伝達する３
ステートバッファ202もアクティブ状態となり、反対
に、ANDゲート203の出力レベルを伝達する３ステートバ
ッファ204の出力はハイインピーダンス状態となる。そ
の結果、第８ビット280についていえば、３ステートイ
ンバータ282の出力はハイインピーダンス状態となっ
て、反対に、３ステートバッファ284がアクティブ状態
となり、D7端子のレベルをインバータ281に伝達してデ
ータの書き込みが完了する。

また、データの送信時にはLOAD端子のレベルが“0"に移
行し、X0端子〜X2端子に供給されるカウンタ100の出力
と、YO端子,Y1端子に供給されるプログラマブルカウン
タ300の出力によってビット位置と格納エリアが選択さ
れ、そのデータがSX端子に送出される。

発明の効果 本発明のシリアルデータの送受信装置は以上の説明から
も明らかなように、少なくとも２フレーム分の送信デー
タを格納するメモリ手段（ランダムアクセスメモリ20
0）と、送信クロックが供給されるごとに前記メモリ手
段のビット位置を変更してその位置のデータをシリアル
データとして送出させるビット位置選択手段（カウンタ
100）と、前記メモリ手段のフレーム位置を選択すると
ともに、送信開始時までに送信するフレーム数がプリセ
ット値として設定され、前記ビット位置選択手段による
ビット位置の選択が一巡するごとに前記メモリ手段のフ
レーム位置を変更するプログラマブルカウンタ300を備
えているので、複数のフレームが連続したデータを送信
する場合にもソフトウェアに負担がかからず、大なる効
果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 100……カウンタ、200……ランダムアクセスメモリ、30
0……プログラマブルカウンタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】少なくとも２フレーム分の送信データを格
   納するメモリ手段と、送信クロックが供給されるごとに
   前記メモリ手段のビット位置を変更してその位置のデー
   タをシリアルデータとして送出させるビット位置選択手
   段と、前記メモリ手段のフレーム位置を選択するととも
   に、送信開始時までに送信するフレーム数がプリセット
   値として設定され、前記ビット位置選択手段によるビッ
   ト位置の選択が一巡するごとに前記メモリ手段のフレー
   ム位置を変更するプログラマブルカウンタを具備してな
   るシリアルデータの送信装置。